電工電子技術(shù)及應(yīng)用 課件 第十一章 觸發(fā)器及時序邏輯電路

11.1雙穩(wěn)態(tài)觸發(fā)器11.2時序邏輯電路11.1雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器是組成時序邏輯電路的基本單元電路，其輸出端有兩種可能的穩(wěn)定狀態(tài)：０態(tài)或１態(tài)。按邏輯功能可分為ＲＳ觸發(fā)器、ＪＫ觸發(fā)器、Ｄ觸發(fā)器和Ｔ觸發(fā)器等。１１．１．１基本ＲＳ觸發(fā)器將兩個與非門的輸出端、輸入端相互交叉連接，就構(gòu)成了基本ＲＳ觸發(fā)器，如圖１１．１．１（ａ）所示，圖１１．１．１（ｂ）所示為它的邏輯符號正常工作時，Ｑ和的邏輯狀態(tài)相反。通常用Ｑ端的狀態(tài)來表示觸發(fā)器的狀態(tài)。當(dāng)＝0時，稱觸發(fā)器為０態(tài)或復(fù)位狀態(tài)，當(dāng)Ｑ＝１時，稱觸發(fā)器為１態(tài)或置位狀態(tài)。下面分四種情況來討論觸發(fā)器的邏輯功能。（１）設(shè)觸發(fā)器原狀態(tài)為０態(tài)，即根據(jù)觸發(fā)器的邏輯圖，Ｑ＝０送到門Ｇ２的輸入端，從而保證了；而送到門Ｇ１的輸入端，與共同作用，又保證了Ｑ＝０。因此觸發(fā)器仍保持了原來的０態(tài)。設(shè)觸發(fā)器原狀態(tài)為１態(tài)，即送到門Ｇ１的輸入端，從而保證了Ｑ＝１；而Ｑ＝１送到門Ｇ２的輸入端，與共同作用，又保證了因此觸發(fā)器仍保持了原來的１態(tài)?？梢?，無論原狀態(tài)為０還是為１，當(dāng)均為高電平時，觸發(fā)器具有保持原狀態(tài)的功能，也說明觸發(fā)器具有記憶０或１的功能。正因如此，觸發(fā)器可以用來存放一位二進(jìn)制數(shù)。（２）當(dāng)ＲＤ＝０時，無論原來Ｑ的狀態(tài)如何，都有所以觸發(fā)器置為０態(tài)。因而端稱為置０端或復(fù)位端。觸發(fā)器置０后，無論變?yōu)椋被蛉詾椋?，只要保持高電平觸發(fā)器保持０態(tài)。（３）無論的狀態(tài)如何，都有Ｑ＝１，所以，觸發(fā)器被置為１態(tài)。一旦觸發(fā)器被置為１態(tài)之后，只要保持不變，即使Ｄ由０跳變?yōu)椋?，觸發(fā)器仍保持１態(tài)。端稱為置１端或置位端。（４）無論觸發(fā)器原來狀態(tài)如何，只要同時為０，都有不符合Ｑ和，為相反的邏輯狀態(tài)的要求。一旦Ｄ由低電平同時跳變?yōu)楦唠娖?，由于門的傳輸延遲時間不同，使得觸發(fā)器的狀態(tài)不確定。據(jù)此得到基本ＲＳ觸發(fā)器的邏輯狀態(tài)表，如表１１．１．１所示。在圖１１．１．１（ｂ）所示的邏輯符號中，輸入端靠近方框處畫有小圓圈，其含義是負(fù)脈沖置位或復(fù)位，即低電平有效。也有采用正脈沖來置位或復(fù)位的基本ＲＳ觸發(fā)器，其邏輯符號中輸入端靠近方框處沒有小圓圈?；荆遥佑|發(fā)器，雖然具有記憶和置０、置１功能，可以用來表示或存儲一位二進(jìn)制數(shù)碼，但由于基本ＲＳ觸發(fā)器的輸出狀態(tài)受輸入狀態(tài)的直接控制，使其應(yīng)用范圍受到限制。因為一個數(shù)字系統(tǒng)中往往有多個觸發(fā)器，有時要求用統(tǒng)一的信號來指揮各觸發(fā)器同時動作，這個指揮信號叫“時鐘脈沖”。有時鐘脈沖控制的觸發(fā)器叫可控觸發(fā)器。１１．１．２時鐘控制的ＲＳ觸發(fā)器時鐘控制的ＲＳ觸發(fā)器及其邏輯符號如圖１１．１．２所示。后面兩個與非門Ｇ１、Ｇ２構(gòu)成基本ＲＳ觸發(fā)器；前面的兩個與非門Ｇ３、Ｇ４組成控制電路，通常稱為控制門，以控制觸發(fā)器翻轉(zhuǎn)的時刻。Ｃ為時鐘脈沖ＣＰ輸入端，為直接復(fù)位端或直接置０端，為直接置位端或置１端，它們不受時鐘脈沖ＣＰ的控制，端線處的小圓圈表明低電平有效，因此不用時應(yīng)使其為１態(tài)。由圖可見，當(dāng)ＣＰ端處于低電平，即ＣＰ＝０時，將Ｇ３、Ｇ４封鎖。這時不論Ｒ和Ｓ端輸入何種信號，Ｇ３、Ｇ４輸出均為１，基本ＲＳ觸發(fā)器的狀態(tài)不變。當(dāng)ＣＰ端處于高電平，即ＣＰ＝１時，Ｇ３、Ｇ４打開，輸入信號通過Ｇ３、Ｇ４的輸出去觸發(fā)基本ＲＳ觸發(fā)器。下面分析ＣＰ＝１時觸發(fā)器的工作情況：Ｒ＝０，Ｓ＝１，Ｇ３輸出低電平０，從而使Ｇ１輸出高電平1，即Ｑ＝1；Ｒ＝1，Ｓ＝0，這時將使觸發(fā)器置０；當(dāng)Ｒ＝Ｓ＝０時，Ｇ３、Ｇ４的輸出全都為1，觸發(fā)器的狀態(tài)不變。但當(dāng)Ｒ＝Ｓ＝１，Ｇ３、Ｇ４的輸出均為０，違背了基本ＲＳ觸發(fā)器的輸入條件，應(yīng)禁止。因此，對時鐘控制的ＲＳ觸發(fā)器來說，Ｒ端和Ｓ端不允許同時為１。一般用Ｑｎ表示時鐘脈沖到來之前觸發(fā)器的輸出狀態(tài)，稱為初態(tài)，Ｑｎ＋１表示時鐘脈沖到來之后觸發(fā)器的輸出狀態(tài)，稱為次態(tài)。根據(jù)上述分析可列出時鐘控制的ＲＳ觸發(fā)器邏輯狀態(tài)表，如表１１．１．２所示。時鐘控制的ＲＳ觸發(fā)器在ＣＰ＝０期間，無論Ｒ和Ｓ如何變化，觸發(fā)器輸出端狀態(tài)都不變。而在ＣＰ＝１期間，若Ｒ或Ｓ發(fā)生多次變化則會引起觸發(fā)器狀態(tài)的多次變化。而邊沿觸發(fā)器的狀態(tài)變化只發(fā)生在時鐘脈沖的上升沿或下降沿時刻。１１．１．３ＪＫ觸發(fā)器ＪＫ觸發(fā)器是一種功能比較完善，應(yīng)用極為廣泛的觸發(fā)器。不同的內(nèi)部電路結(jié)構(gòu)具有不同的觸發(fā)特性，可以用邏輯符號加以區(qū)分。圖１１．１．３所示為ＣＰ下降沿觸發(fā)的ＪＫ觸發(fā)器的邏輯符號。它有一個直接置位端一個直接復(fù)位端兩個輸入端Ｊ和Ｋ，Ｃ端為時鐘脈沖輸入端，靠邊框的小圓圈代表下降沿觸發(fā)，即ＣＰ＝１時，觸發(fā)器輸出狀態(tài)不變，ＣＰ由１跳變?yōu)椋皶r，觸發(fā)器輸出狀態(tài)依據(jù)Ｊ和Ｋ端的狀態(tài)而定。若Ｃ端處無小圓圈，則表明在ＣＰ的上升沿觸發(fā)。表１１．１．３所示為ＪＫ觸發(fā)器的邏輯狀態(tài)表。

由邏輯狀態(tài)表可知，ＪＫ觸發(fā)器的邏輯功能為（１）當(dāng)Ｊ＝０，Ｋ＝０時，時鐘脈沖觸發(fā)后，觸發(fā)器的狀態(tài)不變，即如果現(xiàn)態(tài)為１，時鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)仍為１態(tài)。若現(xiàn)態(tài)為０，時鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)仍保持０態(tài)。也即Ｊ和Ｋ都為０時，觸發(fā)器具有保持原狀態(tài)的功能。（２）當(dāng)Ｊ＝０，Ｋ＝１時，無論觸發(fā)器原來是何種狀態(tài)，時鐘脈沖觸發(fā)后，輸出均為０態(tài)；當(dāng)Ｊ＝１，Ｋ＝０時，時鐘脈沖觸發(fā)后，輸出均為１態(tài)。即Ｊ、Ｋ相異時，時鐘脈沖觸發(fā)后，輸出端同Ｊ端狀態(tài)。（３）當(dāng)Ｊ＝１，Ｋ＝１時，時鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)翻轉(zhuǎn)，即若原來為１態(tài)，時鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)變?yōu)椋埃蝗粼瓉頌椋皯B(tài)，時鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)變?yōu)椋睉B(tài)。也即來一個觸發(fā)脈沖，觸發(fā)器狀態(tài)翻轉(zhuǎn)一次，說明它具有計數(shù)功能。此時，觸發(fā)器從邏輯功能上可稱為Ｔ′觸發(fā)器，Ｔ′觸發(fā)器在每來一個脈沖時，翻轉(zhuǎn)一次。Ｊ＝Ｋ時的觸發(fā)器從邏輯功能上可稱為Ｔ觸發(fā)器。當(dāng)Ｔ＝０時，每來一個脈沖時，觸發(fā)器保持原來狀態(tài)；當(dāng)Ｔ＝１時，每來一個脈沖時，觸發(fā)器翻轉(zhuǎn)一次。為了擴(kuò)大ＪＫ觸發(fā)器的使用范圍，常常做成多輸入結(jié)構(gòu)，各同名輸入端為與邏輯關(guān)系。１１．１．４Ｄ觸發(fā)器Ｄ觸發(fā)器也是一種應(yīng)用廣泛的觸發(fā)器。圖１１．１．４所示為Ｄ觸發(fā)器的邏輯符號。Ｄ為輸入端，為直接置位端，為直接復(fù)位端，在ＣＰ的上升沿觸發(fā)（若Ｃ端有小圓圈，則表示下降沿觸發(fā)）。表１１．１．４所示為其邏輯狀態(tài)表。１１．２時序邏輯電路電路在某一時刻的穩(wěn)定輸出，不僅與當(dāng)前的輸入有關(guān)，還與電路過去的狀態(tài)有關(guān)，把這種電路稱為時序邏輯電路。在結(jié)構(gòu)上，時序邏輯電路除包含組合邏輯電路部分外，還包含存儲電路（鎖存器或觸發(fā)器）。計數(shù)器就是一種典型的時序邏輯電路，是用來累計輸入脈沖數(shù)目的邏輯部件。在數(shù)字邏輯系統(tǒng)中，需要對輸入脈沖的個數(shù)進(jìn)行計數(shù)或?qū)γ}沖信號進(jìn)行分頻、定時，以實現(xiàn)數(shù)字測量、運算和控制。因此計數(shù)器是數(shù)字系統(tǒng)中一種基本的數(shù)字部件。計數(shù)器的種類很多，按計數(shù)脈沖的作用方式可分為異步計數(shù)器和同步計數(shù)器。按計數(shù)的功能可分為加法計數(shù)器、減法計數(shù)據(jù)和可逆計數(shù)器。按進(jìn)位制可分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計數(shù)器。二進(jìn)制計數(shù)器是指在輸入脈沖的作用下，計數(shù)器按自然態(tài)序循環(huán)經(jīng)歷２ｎ個獨立狀態(tài)（ｎ為計數(shù)器中觸發(fā)器的個數(shù)），因此又可稱為模２ｎ進(jìn)制計數(shù)器，即模數(shù)：Ｍ＝２ｎ。計數(shù)器可以由ＪＫ或Ｄ觸發(fā)器構(gòu)成，目前廣泛應(yīng)用的是各種類型的集成計數(shù)器。１１．２．１計數(shù)器計數(shù)原理及基本電路

圖１１．２．１所示為由Ｄ觸發(fā)器組成的異步計數(shù)器。它的結(jié)構(gòu)特點是：各級觸發(fā)器的時鐘來源不同，除第一級時鐘脈沖輸入端由外加時鐘脈沖控制外，其余各級時鐘脈沖輸入端與其前一級的輸出端相連。各觸發(fā)器動作時刻不一致，所以稱為異步計數(shù)器。每來一個時鐘脈沖，Ｄ觸發(fā)器（邏輯功能等同于Ｔ觸發(fā)器）狀態(tài)翻轉(zhuǎn)一次。下面分析它的工作過程。

由于外加時鐘脈沖接第一級的時鐘脈沖輸入端，因此每來一個時鐘脈沖的下降沿，觸發(fā)器Ｑ０的狀態(tài)翻轉(zhuǎn)。當(dāng)Ｑ０由１變０時，Ｑ１才翻轉(zhuǎn)，其他情況下Ｑ１均不變。同理，只有當(dāng)Ｑ１從１變?yōu)椋皶r，Ｑ２狀態(tài)才翻轉(zhuǎn)。假設(shè)計數(shù)器初始狀態(tài)為Ｑ２Ｑ１Ｑ０＝０００，第一個時鐘脈沖的下降沿到達(dá)后，電路由０００翻轉(zhuǎn)為００１。當(dāng)?shù)诙€ＣＰ下降沿到達(dá)后，計數(shù)器由００１翻轉(zhuǎn)為０１０，……，依此類推，經(jīng)過８個計數(shù)脈沖后，計數(shù)器狀態(tài)又恢復(fù)為０００，即完成了一個計數(shù)循環(huán)，得其狀態(tài)表如表１１．２．１所示。由表可見，該電路是一個異步三位二進(jìn)制加法計數(shù)器。由以上分析可得出如下結(jié)論；（１）三級觸發(fā)器組成的計數(shù)器，經(jīng)８個計數(shù)脈沖，計數(shù)器狀態(tài)循環(huán)一次，所以又稱為八進(jìn)制計數(shù)器（或稱模８計數(shù)器）。因而，ｎ個觸發(fā)器串聯(lián)，可組成模數(shù)為２ｎ的計數(shù)器。（２）每來一個ＣＰ脈沖，計數(shù)器的狀態(tài)加１，所以叫加法計數(shù)。若將三個觸發(fā)器按圖１１．２．２所示的方法連接，則構(gòu)成異步減法計數(shù)器。其工作過程請讀者自行分析。

由上述分析可知，要構(gòu)成異步二進(jìn)制加法或減法計數(shù)器，只需用具有Ｔ功能的觸發(fā)器構(gòu)成計數(shù)器的每一位，最低位時鐘脈沖輸入端接用來計數(shù)的時鐘脈沖源ＣＰ，其他位觸發(fā)器的時鐘輸入端則接到與它相鄰低位的Ｑ端或

端，是接Ｑ端還是

端，應(yīng)視觸發(fā)器的觸發(fā)方式和計數(shù)功能而定。如果構(gòu)成加法計數(shù)器，且觸發(fā)器為下跳沿觸發(fā)，則相鄰低位作由１到０變化時，其Ｑ端正好作比它高一位觸發(fā)器所需的由１到０跳變的計數(shù)脈沖輸入，因此該位時鐘脈沖輸入端應(yīng)接相Ｑ端；如果構(gòu)成計數(shù)器的觸發(fā)器為上跳沿觸發(fā)，則剛才的加法計數(shù)器變?yōu)闇p法計數(shù)器，減法計數(shù)器變?yōu)榧臃ㄓ嫈?shù)器，具體工作過程請讀者自行分析。

異步計數(shù)器的優(yōu)點是結(jié)構(gòu)簡單，缺點是各觸發(fā)器信號逐級傳遞，需要一定的傳輸延遲時間，因而計數(shù)速度受到限制，為此可采用同步二進(jìn)制計數(shù)器。為了提高計數(shù)器的工作速度，可將計數(shù)脈沖同時加到計數(shù)器中各個觸發(fā)器的時鐘脈沖輸入端，使各觸發(fā)器的狀態(tài)變換與計數(shù)脈沖同步，再將各輸入端適當(dāng)連接，ｎ個觸發(fā)器就可組成模數(shù)為２ｎ的同步加減計數(shù)器或十進(jìn)制計數(shù)器。

十進(jìn)制計數(shù)器是在二進(jìn)制計數(shù)器的基礎(chǔ)上得出的，用四位二進(jìn)制數(shù)來代表十進(jìn)制數(shù)的每一位，所以也稱為二—十進(jìn)制計數(shù)器，使用最多的是８４２１ＢＣＤ碼十進(jìn)制計數(shù)器。采用８４２１ＢＣＤ碼，要求計數(shù)器從００００開始計數(shù)，到第９個計數(shù)脈沖作用后變?yōu)椋保埃埃?，輸入第１０個計數(shù)脈沖后，又返回到初始狀態(tài)００００，即計數(shù)器狀態(tài)經(jīng)過１０個脈沖循環(huán)一次，實現(xiàn)“逢十進(jìn)一”。１１．２．２常用中規(guī)模集成計數(shù)器中規(guī)模集成計數(shù)器種類較多，使用也十分廣泛，它可分為同步計數(shù)器和異步計數(shù)器兩大類，通常的ＭＳＩ計數(shù)器為ＢＣＤ碼十進(jìn)制計數(shù)器或四位二進(jìn)制計數(shù)器，這些計數(shù)器的功能較完善，還可自擴(kuò)展，如常用的集成同步四位二進(jìn)制加法計數(shù)器有７４ＬＳ１６１、７４ＬＳ１６３、７４ＬＳ１９１、７４ＬＳ１９３；同步十進(jìn)制加法計數(shù)器有７４１６０、７４ＬＳ１９０；異步四位二進(jìn)制加法計數(shù)器有７４ＬＳ２９３；異步二—五—十進(jìn)制計數(shù)器有７４ＬＳ２９０等。

７４ＬＳ２９０的引線端子圖如圖１１．２．３所示，７４ＬＳ１６１是同步的可預(yù)置四位二進(jìn)制加法計數(shù)器，圖１１．２．４所示為它的引線端子圖。１．異步集成計數(shù)器７４ＬＳ２９０功能７４ＬＳ２９０是異步二—五—十進(jìn)制計數(shù)器，Ｒ０（１）和Ｒ０（２）是清零輸入端，高電平有效；Ｓ９（１）和Ｓ９（２）是置“９”輸入端，其高電平使電路輸出狀態(tài)為１００１。清零和置“９”信號只要有效就可實現(xiàn)相應(yīng)功能，不必等待時鐘脈沖，因而叫做異步清零和置“９”。ＣＰ０和ＣＰ１是它的兩個時鐘脈沖輸入端。引腳２和引腳６是空腳。只輸入計數(shù)脈沖ＣＰ０時，由Ｑ０輸出，為二進(jìn)制計數(shù)器，計數(shù)狀態(tài)為０和１；只輸入計數(shù)脈沖ＣＰ１時，由Ｑ３Ｑ２Ｑ１輸出，計數(shù)狀態(tài)從０００開始加計數(shù)到１００，為五進(jìn)制計數(shù)器；將Ｑ０端與ＣＰ１連接，輸入計數(shù)脈沖ＣＰ０時，計數(shù)狀態(tài)從００００開始加計數(shù)到１００１，為十進(jìn)制計數(shù)器。２．同步集成計數(shù)器７４ＬＳ１６１的功能Ｑ３、Ｑ２、Ｑ１、Ｑ０為計數(shù)器輸出端，ＲＣＯ為進(jìn)位輸出端；ＥＰ、ＥＴ為控制（使能）輸入端，為清零控制端，為預(yù)置控制端，Ａ０～Ａ３依次為數(shù)據(jù)輸入端的低位至高位。（１）“異步清零”。當(dāng)時，使各觸發(fā)器清成零狀態(tài)，由于這種清零方式不需與時鐘脈沖ＣＰ同步就可直接完成，稱為“異步清零”。（２）“同步預(yù)置”。當(dāng)且在ＣＰ上升沿時可將相應(yīng)的數(shù)據(jù)置入各觸發(fā)器，由于將預(yù)置Ａ０～Ａ３數(shù)據(jù)置入相應(yīng)觸發(fā)器Ｑ３、Ｑ２、Ｑ１、Ｑ０需有ＣＰ時鐘脈沖相配合，因此稱為“同步預(yù)置”。（３）保持。當(dāng)且控制輸入端ＥＰ、ＥＴ中有一個為“０”電平，此時無論有無計數(shù)脈沖輸入，各觸發(fā)器的輸出狀態(tài)均保持不變。（４）計數(shù)。當(dāng)計數(shù)器進(jìn)行四位二進(jìn)制加法計數(shù)。當(dāng)同步計數(shù)器累加到“１１１１”時，溢出進(jìn)位輸出端ＲＣＯ送出高電平。１１．２．３任意進(jìn)制計數(shù)器的構(gòu)成目前常用的計數(shù)器主要是二進(jìn)制和十進(jìn)制，當(dāng)需要任意進(jìn)制的計數(shù)器時，只能將現(xiàn)有的計數(shù)器改接而得。下面介紹兩種改接方法。以Ｎ表示已有中規(guī)模集成計數(shù)器的進(jìn)制，以Ｍ表示待實現(xiàn)計數(shù)器的進(jìn)制。若Ｍ＜Ｎ，只需一片集成計數(shù)器，如果Ｍ＞Ｎ，則需多片集成計數(shù)器實現(xiàn)。１．Ｍ＜Ｎ的情況在Ｎ進(jìn)制計數(shù)器的順序計數(shù)過程中，設(shè)法跳過Ｎ－Ｍ個狀態(tài)，