IP設(shè)計(jì)與驗(yàn)證技術(shù) 講義

IP設(shè)計(jì)與驗(yàn)證技術(shù)

2021-2021秋學(xué)Agenda一、緒論二、總線技術(shù)三、APB總線和基于APB總線的IP設(shè)計(jì)四、Avalon總線和基于Avalon總線的IP設(shè)計(jì)2021-2021秋學(xué)第1章緒論一、Introduction二、IPReuse三、IPUsable2021-2021秋學(xué)年代199719992001200320062009工藝(nm)25018015013010070晶體管11M21M40M76M200M520M面積(mm2)300340385430520620時(shí)鐘(MHz)75012001400160020002500金屬層66-7777-88-9電壓(v)2.151.651.351.351.050.75線長(zhǎng)(m)820148020002840514010000Buffers/片5k25k40k54k230k797k集成電路工藝的開展態(tài)勢(shì)第1章緒論一、Introduction2021-2021秋學(xué)SystemOnaChip

Logic(CPU,DSP)Memory(SRAM,ROM,EPROM,FeRAM,MRAM,DRAM)AnalogorMixedSignal(DAC,ADC)MEMSOptoelectronicFunctionSoC2021-2021秋學(xué)SoCexample:

PDAControllerLCDMemoryVGAMemoryRAMDACPLLsAudioDACADCARM720TCorePiccoloDSPUARTsTimerIrDALCDControllerVGAControllerPCMCIARTCUSBPMUINTCSDRAMCtr’lDMAKBDBUSCtr’l

Technology:0.35um1P3MChipSize:9.37X9.37mm2

ARM7201basedGateCount:500KgatesApplication:DataTerminals,PDA,CNS,WebPhone2021-2021秋學(xué)C1:由于芯片集成度指數(shù)級(jí)增長(zhǎng)引起的復(fù)雜性----更多的器件----更大的功耗----異種器件、部件或電路的集成C2:由于特征尺寸指數(shù)級(jí)減小引起的復(fù)雜性----互連線延遲----耦合噪聲-----EMIC3:嵌入處理器----軟硬件協(xié)同設(shè)計(jì)----

嵌入OS和應(yīng)用軟件More&morecomplexHWMorecomplexEmbeddedSWApplications設(shè)計(jì)復(fù)雜性

C1xC2xC3SOC設(shè)計(jì)的復(fù)雜性2021-2021秋學(xué)Source:2002CollettInternationalResearch,Inc.Firstsiliconsuccess199920022004100%39%44%48%NorthAmericaRe-spinStatisticsSoC’sRequiringOneormorere-spins:61%WhyIsSoDifficultDesignSoC?2021-2021秋學(xué)OnekeytosuccessfulSoCdesignistohavealibraryofreusablecomponentsfromwhichtobuildthedesign.ReusableIP的必要性2021-2021秋學(xué) IPDefine:為滿足TTM的要求SoC的設(shè)計(jì)要采用新的設(shè)計(jì)方法學(xué)來提高設(shè)計(jì)效率。目前多采用基于平臺(tái)的設(shè)計(jì)方法，用已設(shè)計(jì)好的模塊來集成，這些模塊就稱為IP(IntellectualProperty)核。IP的可用性IP的復(fù)用性2021-2021秋學(xué)By200580%ofaSoCWillConsistof

Pre-designedIPBlocksPredesignedBlocksasaPercentofSoCs50%80%95%200020052021Source:Dataquest,2000MostofthecircuitryinSoCs

willbeacquired,notdesignedIn-houseIP3rdPartyIPCustomerDesignedUsing

FoundationBuilding

Blocks2021-2021秋學(xué)IP分類軟核〔SoftIP〕

軟核以可綜合的HDL的形式交付的，具有更靈活的優(yōu)點(diǎn)和在性能〔時(shí)序，面積，功耗〕方面不可預(yù)測(cè)的缺點(diǎn)。軟核增加了知識(shí)產(chǎn)權(quán)保護(hù)的風(fēng)險(xiǎn)，因?yàn)槭褂谜咝枰猂TL源代碼。固核〔FirmIP〕

硬核〔HardIP〕

已經(jīng)進(jìn)行了功耗，尺寸和性能的優(yōu)化并映射到一個(gè)特定的工藝，通常以GDSII的形式交付。它們具有更可預(yù)測(cè)的優(yōu)點(diǎn)，但是由于工藝相關(guān)性，因此有更少的靈活性和可移植性。因?yàn)榘鏅?quán)保護(hù)并且不需要RTL代碼，保護(hù)硬核的能力更好一些。2021-2021秋學(xué)IP來源來源一：芯片設(shè)計(jì)公司的自身積累

傳統(tǒng)Fabless設(shè)計(jì)公司在多年的芯片設(shè)計(jì)中往往有自身的技術(shù)專長(zhǎng)，如Intel的處理器技術(shù)、TI的DSP技術(shù)、Motorola的嵌入式MCU技術(shù)、Trident的Graphics技術(shù)等。這些技術(shù)成功地開發(fā)了系列芯片，并在產(chǎn)品系列開展過程中確立了設(shè)計(jì)重用的原那么，一些成功設(shè)計(jì)成果的可重用局部經(jīng)屢次驗(yàn)證和完善形成了IP。這些IP往往是硬核，如果這類硬核作為可提供給其他芯片設(shè)計(jì)公司使用的IP，就成了商品化的IP。2021-2021秋學(xué)IP來源來源二：Foundry的積累Foundry廠商是沒有自身芯片產(chǎn)品的芯片代加工廠，但Foundry廠商為了吸引更多的芯片設(shè)計(jì)公司投片，往往設(shè)立后端設(shè)計(jì)隊(duì)伍，來配合后端設(shè)計(jì)能力較弱的芯片設(shè)計(jì)公司開展布局布線工作。這支設(shè)計(jì)隊(duì)伍也積累了一定的芯片設(shè)計(jì)經(jīng)驗(yàn)，并積累了少量的IP(主要是Memory、EEPROM和FlashMemory等)，這些IP可以被需要集成或愿意在該Foundry流片的公司采用。此外，IP專職供給商與主要的Foundry廠商有長(zhǎng)期的合作關(guān)系，經(jīng)過投片驗(yàn)證的IP可由Foundry廠向用戶提供，IP專職供給商從中提取一定利潤(rùn)。2021-2021秋學(xué)IP來源來源三：專業(yè)IP公司這是20世紀(jì)90年代中期興起的，迎接SoC時(shí)代到來的設(shè)計(jì)公司。這類公司的特點(diǎn)是已經(jīng)認(rèn)識(shí)到將自身多年積累的IP資源轉(zhuǎn)化成商品的商業(yè)價(jià)值，因此，它們不僅提供已經(jīng)成熟的IP，同時(shí)針對(duì)當(dāng)前的技術(shù)熱點(diǎn)、難點(diǎn)開發(fā)芯片設(shè)計(jì)市場(chǎng)急需的IP核。它們提供的IP同樣有硬核、固核、軟核之分，但通過與Foundry廠合作，及時(shí)對(duì)所開發(fā)的IP核進(jìn)行流片驗(yàn)證是IP硬核供給商的通行做法，這也是IP核及早面市的必要措施。

2021-2021秋學(xué)IP來源來源三：專業(yè)IP公司ARM、Motorola、MIPS是提供嵌入式MCUIP核的主要專業(yè)公司；LEDA是模擬、混合信號(hào)IP硬核的最主要供給商，它同時(shí)還針對(duì)當(dāng)前通信市場(chǎng)的需求開發(fā)并提供寬帶應(yīng)用、藍(lán)牙和光通信(SONET/SDH)的IP核。上述這些公司都是當(dāng)今芯片設(shè)計(jì)行業(yè)中專業(yè)IP供給商的代表。這些專業(yè)IP供給商的業(yè)務(wù)重點(diǎn)是開發(fā)IP核，對(duì)于進(jìn)入自身所不熟悉的地區(qū)，那么往往通過與當(dāng)?shù)氐男酒O(shè)計(jì)效勞公司結(jié)成合作伙伴或戰(zhàn)略聯(lián)盟來實(shí)現(xiàn)。2021-2021秋學(xué)IP來源來源四：EDA廠商在美國(guó)，EDA廠家也是提供IP資源的一個(gè)主要渠道，占到IP交易量的10%左右。主要的EDA廠商為了提供更適合SoC設(shè)計(jì)的平臺(tái)，在其工具中集成了各類IP核以方便用戶的IP嵌入設(shè)計(jì)，這些IP核根本是以軟核形式出現(xiàn)。EDA廠商也并不直接設(shè)計(jì)開發(fā)IP核，而是與一些提供IP軟核的設(shè)計(jì)公司合作，提供一種集成IP核的設(shè)計(jì)環(huán)境。

由于集成的IP核多為軟核，用戶還要對(duì)這些軟核做綜合、時(shí)序分析、驗(yàn)證等工作，對(duì)用戶的"及時(shí)上市"要求沒有本質(zhì)性改善，在IP核的支持、效勞方面也存在諸多不便。因此，在國(guó)內(nèi)的EDA廠家目前仍以經(jīng)營(yíng)EDA工具為主，從人員配備上講，幾乎沒有提供IP資源的效勞力量。2021-2021秋學(xué)IP來源來源五：設(shè)計(jì)效勞公司我國(guó)臺(tái)灣較有名的芯片設(shè)計(jì)效勞公司有創(chuàng)意電子、智原科技等，它們除了積累了一定自己的IP硬核外，還與專業(yè)IP供給商，如ARM結(jié)成合作伙伴向用戶提供更豐富的IP資源。祖國(guó)大陸的芯片設(shè)計(jì)效勞公司有泰鼎(上海)，目前可為用戶提供300多種IP硬核，涉及高速數(shù)字邏輯、I/O模塊、模擬、混合信號(hào)、RF等領(lǐng)域。目前，國(guó)內(nèi)還沒有像國(guó)外那種專門設(shè)計(jì)IP硬核的公司，芯片設(shè)計(jì)公司的成功設(shè)計(jì)還不能被稱為IP。但國(guó)內(nèi)已經(jīng)有專門提供軟核的公司，以RTL形式提供給用戶。2021-2021秋學(xué)第1章緒論一、Introduction二、IPReuse三、IPUsable2021-2021秋學(xué)IP重用對(duì)設(shè)計(jì)生產(chǎn)率的提高2021-2021秋學(xué)IPReuse軟IP固IP硬IP驗(yàn)證IPSpec.文檔功能驗(yàn)證文檔IP開發(fā)與集成的功能驗(yàn)證分類標(biāo)準(zhǔn)提交什么？什么格式？滿足性能？如何驗(yàn)證？費(fèi)用多少？NeedCleanHand-of如何發(fā)布？如何包裝？如何保護(hù)？屬性描述、選擇和轉(zhuǎn)讓格式標(biāo)準(zhǔn)2021-2021秋學(xué)IP產(chǎn)業(yè)面臨的挑戰(zhàn)Howtochoose？2021-2021秋學(xué)基于接口的設(shè)計(jì)靈活性&可移植性VC接口真正的“Mix&Match〞2021-2021秋學(xué)VCI接口協(xié)議標(biāo)準(zhǔn)VCI〔VirtualComponentInterface〕是定義一個(gè)通用接口，以便任何來源的IP都可以在芯片集成者的SoC內(nèi)進(jìn)行互連。按這種方式，IP就不再局限為被設(shè)計(jì)者一次使用。它們可以被反復(fù)重用。采用VCI作為自身接口的IP模塊即可直接點(diǎn)對(duì)點(diǎn)地連接，也可通過帶有VCI接口的總線進(jìn)行互連。VCI的定義包括：一個(gè)請(qǐng)求響應(yīng)協(xié)議一個(gè)傳輸請(qǐng)求響應(yīng)的協(xié)議這些請(qǐng)求和響應(yīng)的內(nèi)容和編碼2021-2021秋學(xué)VCI接口:forexample2021-2021秋學(xué)OCP接口協(xié)議標(biāo)準(zhǔn)OCP-IP接口標(biāo)準(zhǔn)OCP-IP的OCP標(biāo)準(zhǔn)，開發(fā)于2001年，2003年推出2.0版，有工具，有技術(shù)支持，目前OCP-IP的成員有110家左右。2021-2021秋學(xué)當(dāng)各IP模塊集成到SoC上時(shí)，原本IP邊界上的I/O端口會(huì)嵌入到SoC內(nèi)部，不能被芯片外界訪問到，IP核失去了原本的可控制性和可觀察性。如何通過SoC芯片的I/O端口訪問到內(nèi)部的IP核是一個(gè)必須解決的問題。必須進(jìn)行IP核測(cè)試訪問機(jī)制的研究。目前，VSIA和IEEE提出了一些解決方案和標(biāo)準(zhǔn)，如IEEE的P1500標(biāo)準(zhǔn)〔草案〕，VSIA測(cè)試訪問體系結(jié)構(gòu)〔TST21.0〕。IP核測(cè)試存取結(jié)構(gòu)標(biāo)準(zhǔn)2021-2021秋學(xué)IP核質(zhì)量標(biāo)準(zhǔn)

采用第三方提供的IP核，IP核的性能和可靠性如何保證，IP售主提供的驗(yàn)證方法和測(cè)試向量是否足夠測(cè)試IP等問題，都是IP使用過程中必須考慮的。例如，要設(shè)計(jì)一個(gè)高質(zhì)量的IP，在系統(tǒng)級(jí)就應(yīng)考慮設(shè)計(jì)風(fēng)格，時(shí)鐘策略，復(fù)位方式，驗(yàn)證策略，可測(cè)性設(shè)計(jì)，低功耗設(shè)計(jì)等。

還有RTL級(jí)的代碼編寫質(zhì)量，作為IP核的HDL代碼的編寫要具有可讀性、可移植性和可綜合性等。這些都是IP核質(zhì)量標(biāo)準(zhǔn)應(yīng)涉及的內(nèi)容。IPProviderIPIntegrator2021-2021秋學(xué)

集成電路IP核標(biāo)準(zhǔn)體系

IP核質(zhì)量評(píng)估標(biāo)準(zhǔn)

IP核接口設(shè)計(jì)標(biāo)準(zhǔn)

IP核交付使用文檔標(biāo)準(zhǔn)/標(biāo)準(zhǔn)

IP核知識(shí)產(chǎn)權(quán)保護(hù)標(biāo)準(zhǔn)

集成電路IP核標(biāo)準(zhǔn)體系

IP核標(biāo)準(zhǔn)框架IP打包和集成自動(dòng)化標(biāo)準(zhǔn)2021-2021秋學(xué)第1章緒論一、Introduction二、IPReuse三、IPUsable2021-2021秋學(xué)TheKeyofIPDesignIP開發(fā)工程管理ISO9000管理體系合理的ScheduleIP開發(fā)團(tuán)隊(duì)人員結(jié)構(gòu)軟件專業(yè)工程師〔VIP，驗(yàn)證〕微電子專業(yè)工程師(RTL,Circuit,Layout)IP開發(fā)流程統(tǒng)一的開發(fā)目錄結(jié)構(gòu)、統(tǒng)一的交付格式統(tǒng)一的文檔標(biāo)準(zhǔn)2021-2021秋學(xué)SoftIPDesignFlow2021-2021秋學(xué)SoftIPDesignFlow-Docoment“FunctionalSpecification〞“DesignManual〞“VerificationManual〞“FunctionalVerification〞2021-2021秋學(xué)ProblemsonIPDesignRequiredcustomizework44%Hardtotest11%Hardtoimplementationflow7%SpecificError,Ambiguity,Missinterpretation43%Unabletomeetthespecification32%2021-2021秋學(xué)一個(gè)好的IP的要求Tosupportthebroadestrangeofapplications,andprovidethehighestreusebenefits,IPshouldhavethesefeatures:ConfigurabletomeettherequirementsofmanydifferentdesignsStandardinterfacesCompletesetofdeliverablestofacilitateintegrationintoachipdesign2021-2021秋學(xué)ConfigurabilityMostIPhastobeconfigurabletomeettheneedsofmanydifferentdesigns(andifitdoesn’tmeettheneedsofmanydifferentdesigns,itisnotworthinvestingmuchmoneytomakeitreusable).Forexample:(1)Processorsmayofferdifferentimplementationsofmultipliers,caches,andcachecontrollers.(2)InterfaceblockslikeUSBmaysupportmultipleconfigurations(low-speed,full-speed,high-speed)andmultipleinterfacesfordifferentphysicallayerinterfaces.(3)Busesandperipheralsmaysupportconfigurableaddressanddatabuswidths,arbitrationschemes,andinterruptcapability.ConfigurabilityiskeytotheusabilityofIP,butalsopossessgreatchallenges,sinceitmakesthecorehardertoverify.2021-2021秋學(xué)StandardInterfacesReusableIPshould,whereverpossible,adoptindustrystandardinterfacesratherthanuniqueorcore-specificinterfaces.ThismakesitpossibletointegratemanydifferentcoreswithouthavingtobuildcustominterfacesbetweentheIPandtherestofthechip.2021-2021秋學(xué)CompleteSetofDeliverablesSynthesizableRTL(encryptedorunencrypted)Verificationfileforverifyingthecorestand-aloneandforchip-levelverificationSynthesisscriptsDocumentation2021-2021秋學(xué)IP開發(fā)目錄結(jié)構(gòu)2021-2021秋學(xué)IPFunctionalSpecification文檔簡(jiǎn)介外圍接口特性存放器描述功能描述2021-2021秋學(xué)IPFunctionalVerification文檔簡(jiǎn)介驗(yàn)證方案驗(yàn)證組件驗(yàn)證環(huán)境2021-2021秋學(xué)IP設(shè)計(jì)文檔(DesignManual)簡(jiǎn)介微體系結(jié)構(gòu)實(shí)現(xiàn)細(xì)節(jié)〔子模塊描述〕補(bǔ)充說明2021-2021秋學(xué)IP驗(yàn)證平臺(tái)開發(fā)指南概述驗(yàn)證平臺(tái)結(jié)構(gòu)層次結(jié)構(gòu)編碼規(guī)那么2021-2021秋學(xué)AMBAAHBArbitration&Decode

&MuxAMBAAPBAHB/APBBridgeAHBMaster/SlaveBFMAHBMonitorAPBMonitorAPBMaster/SlaveBFM3rdPartyIP3rdPartyIPDesign/VerificationPlatformApplicationSpecificLogicmPCPU/DSPHighSpeedPeripheralsE.g.,USB,PeripheralsE.g.,Timer,GPIO,UARTS,MemoryControllerRAMROMApplicationSpecificLogicRAMROM2021-2021秋學(xué)軟IP開發(fā)、驗(yàn)證平臺(tái)

AHBMBFMDUTBFMAHBSBFMTestRandomStimulusAutomatedTestStimulustohitCornerCasesExpectedResults

Checking自測(cè)試Ref.

ModelTransaction-LevelTestsAbstractionseparatestestfromdesigndetail可復(fù)用的標(biāo)準(zhǔn)接口ProtocolCheckingBehaviorSpecificationDUTRTL2021-2021秋學(xué)第2章總線技術(shù)一、總線分類二、總線技術(shù)的開展三、總線技術(shù)2021-2021秋學(xué)第2章總線技術(shù)一、總線分類1、為什么CPU和外設(shè)之間要使用總線呢？

如果將各部件和每一種外圍設(shè)備都分別用一組線路與CPU直接連接，那么連線將會(huì)錯(cuò)綜復(fù)雜，甚至難以實(shí)現(xiàn)為了簡(jiǎn)化硬件電路設(shè)計(jì)、簡(jiǎn)化系統(tǒng)結(jié)構(gòu)，常用一組線路，配置以適當(dāng)?shù)慕涌陔娐?，與各部件和外圍設(shè)備連接，這組共用的連接線路被稱為總線。采用總線結(jié)構(gòu)便于部件和設(shè)備的擴(kuò)充，尤其制定了統(tǒng)一的總線標(biāo)準(zhǔn)那么容易使不同設(shè)備間實(shí)現(xiàn)互連。2021-2021秋學(xué)第2章總線技術(shù)一、總線分類2、總線的分類按信息傳送方向分類：?jiǎn)蜗蚩偩€雙向總線。按信號(hào)線傳送的內(nèi)容分類：數(shù)據(jù)總線(傳送數(shù)據(jù))、地址總線(傳送地址)

控制總線(傳送控制信號(hào))。按信號(hào)的傳送形式：串行總線、并行總線。2021-2021秋學(xué)第2章總線技術(shù)一、總線分類2、總線的分類按總線在微機(jī)系統(tǒng)結(jié)構(gòu)中所處的位置分類：(1)芯片總線(ChipBus,C-Bus)又稱元件級(jí)總線，是把各種不同的芯片連接在一起構(gòu)成特定功能的信息傳輸通路。(2)內(nèi)部總線(InternalBus,I-Bus)又稱母板總線、板間總線、傳統(tǒng)意義上的系統(tǒng)總線，是微機(jī)系統(tǒng)中各插件(模塊)之間的信息傳輸通路。例如CPU模塊和存儲(chǔ)器模塊或I/O接口模塊之間的傳輸通路。2021-2021秋學(xué)第2章總線技術(shù)一、總線分類2、總線的分類按總線在微機(jī)系統(tǒng)結(jié)構(gòu)中所處的位置分類：(3)外部總線(ExternalBus,E-Bus)又稱通信總線，是微機(jī)系統(tǒng)之間或微機(jī)系統(tǒng)與其他系統(tǒng)(儀器、儀表、控制裝置等)之間信息傳輸?shù)耐?，如EIARS-232C、IEEE-488等。2021-2021秋學(xué)E-Bus設(shè)備Modem儀器儀器微型計(jì)算機(jī)控制部件寄存器組ALUC-Bus存儲(chǔ)器I/O接口I/O接口存儲(chǔ)器I-Bus三類總線在微機(jī)系統(tǒng)中的地位和關(guān)系2021-2021秋學(xué)第2章總線技術(shù)一、總線分類二、總線技術(shù)的開展三、總線技術(shù)2021-2021秋學(xué)為了充分發(fā)揮總線的作用，每個(gè)總線標(biāo)準(zhǔn)都必須有具體和明確的標(biāo)準(zhǔn)說明，通常包括如下幾個(gè)方面的技術(shù)標(biāo)準(zhǔn)或特性：(1)機(jī)械特性：規(guī)定模塊插件的機(jī)械尺寸，總線插頭、插座的規(guī)格及位置等；(2)電氣特性：規(guī)定總線信號(hào)的邏輯電平、噪聲容限及負(fù)載能力等；(3)功能特性：給出各總線信號(hào)的名稱及功能定義；(4)協(xié)議特性：對(duì)各總線信號(hào)的動(dòng)作過程及時(shí)序關(guān)系進(jìn)行說明。第2章總線技術(shù)二、總線技術(shù)的開展0、總線標(biāo)準(zhǔn)2021-2021秋學(xué)總線標(biāo)準(zhǔn)的產(chǎn)生通常有兩種途徑：(1)某計(jì)算機(jī)制造廠家(或公司)在研制本公司的微機(jī)系統(tǒng)時(shí)所采用的一種總線，由于其性能優(yōu)越，得到用戶普遍接受，逐漸形成一種被業(yè)界廣泛支持和成認(rèn)的事實(shí)上的總線標(biāo)準(zhǔn)。(2)在國(guó)際標(biāo)準(zhǔn)組織或機(jī)構(gòu)主持下開發(fā)和制定的總線標(biāo)準(zhǔn)，公布后由廠家和用戶使用。2021-2021秋學(xué)在微型機(jī)總線標(biāo)準(zhǔn)方面，推出比較早的是S-100總線。有趣的是，它是由業(yè)余計(jì)算機(jī)愛好者為早期的微型計(jì)算機(jī)而設(shè)計(jì)的，后來被工業(yè)界所成認(rèn)，并被廣泛使用。經(jīng)IEEE修改，成為總線標(biāo)準(zhǔn)—IEEE696。由于S-100總線是較早出現(xiàn)的用于PC機(jī)的總線，沒有其他總線標(biāo)準(zhǔn)或技術(shù)可供借鑒，因此在設(shè)計(jì)上存在一定的缺點(diǎn)。第2章總線技術(shù)二、總線技術(shù)的開展1、總線開展簡(jiǎn)史2021-2021秋學(xué)如布線不夠合理，時(shí)鐘信號(hào)線位于9條控制信號(hào)線之間，容易造成串?dāng)_；在100條引線中，只規(guī)定了兩條地線，接地點(diǎn)太少，容易造成地線干擾；對(duì)DMA傳送雖然作了考慮，但對(duì)所需引腳未做明確定義；沒有總線仲裁機(jī)構(gòu)，因此不適于多處理器系統(tǒng)，等等。這些缺點(diǎn)已在IEEE696標(biāo)準(zhǔn)中得到克服和改進(jìn)，并為后來的總線標(biāo)準(zhǔn)的制定提供了經(jīng)驗(yàn)。2021-2021秋學(xué)隨著微處理器及微機(jī)技術(shù)的開展，總線技術(shù)和總線標(biāo)準(zhǔn)也在不斷開展和完善，原先的一些總線標(biāo)準(zhǔn)已經(jīng)或正在被淘汰，新的性能優(yōu)越的總線標(biāo)準(zhǔn)及技術(shù)也在不斷產(chǎn)生。新的總線標(biāo)準(zhǔn)以高帶寬(即高數(shù)據(jù)傳輸率)及實(shí)用性和開放性為特點(diǎn)。第2章總線技術(shù)二、總線技術(shù)的開展2021-2021秋學(xué)在總線標(biāo)準(zhǔn)的開展、演變歷程中，比較有名或曾產(chǎn)生一定影響的總線標(biāo)準(zhǔn)有：IntelMultiBus(IEEE796);ZilogZ-Bus(122根引線)；IBMPC/XT總線(IBM62線總線)；IBMPC/AT總線；ISA總線；EISA總線；VESAPCI總線；USB總線PCI-XPCI-Express等。第2章總線技術(shù)二、總線技術(shù)的開展2021-2021秋學(xué)第2章總線技術(shù)二、總線技術(shù)的開展2、典型總線簡(jiǎn)介(1)PC/XT總線PC/XT總線是最古老的總線之一，它卻是第一種被認(rèn)可為廣泛標(biāo)準(zhǔn)的總線技術(shù)。PC/XT總線最早出現(xiàn)在IBM公司1981年推出的PC/XT電腦中，它基于8位結(jié)構(gòu)的8088處理器，也被稱為PC總線、或XT總線。(2)PC/AT總線PC/XT總線沿用了三年多時(shí)間，直到1984年，IBM推出基于16位英特爾80286處理器的PC/AT電腦，系統(tǒng)總線才被16位的PC/AT總線所代替。而這個(gè)時(shí)候，PC產(chǎn)業(yè)已初具規(guī)模，加之IBM允許第三方廠商開發(fā)兼容產(chǎn)品，PC/AT總線標(biāo)準(zhǔn)也被逐漸標(biāo)準(zhǔn)化，并衍生出著名的ISA總線〔IndustryStandardArchitecture，工業(yè)標(biāo)準(zhǔn)架構(gòu)〕。

2021-2021秋學(xué)第2章總線技術(shù)二、總線技術(shù)的開展(3)ISA總線PC產(chǎn)業(yè)已初具規(guī)模，加之IBM允許第三方廠商開發(fā)兼容產(chǎn)品，PC/AT總線標(biāo)準(zhǔn)也被逐漸標(biāo)準(zhǔn)化，并衍生出著名的ISA總線〔IndustryStandardArchitecture，工業(yè)標(biāo)準(zhǔn)架構(gòu)〕。

與PC/AT總線不同，ISA總線工作頻率采用8MHz，采用8位和16位模式，它的最大數(shù)據(jù)傳輸率為8MBps和16MBps—今天來看這樣的性能低得不可思議，但在當(dāng)時(shí)8MBps的速率綽綽有余，完全可滿足多個(gè)CPU共享系統(tǒng)資源的需要。既然是標(biāo)準(zhǔn)化的總線技術(shù)，ISA就根本不存在什么兼容性問題，后來的兼容PC也無一例外都采用ISA技術(shù)作為系統(tǒng)總線。ISA總線一直貫穿286和386SX時(shí)代，在當(dāng)時(shí)，16位X86系統(tǒng)對(duì)總線性能并沒有太高的要求，ISA也沒有遭遇任何麻煩。2、典型總線簡(jiǎn)介2021-2021秋學(xué)在一段時(shí)間內(nèi)，大多數(shù)Pentium系列的PC機(jī)主板上仍保存3～4個(gè)ISA總線擴(kuò)充槽，即可以插入8位ISA卡，又可以插入16位ISA卡。ISA總線插槽ISA總線插槽有一長(zhǎng)一短兩個(gè)插口共98個(gè)引腳.長(zhǎng)插口有62個(gè)引腳，以A31～A1和B31～B1表示，分別列于插槽的兩面；短插口有36個(gè)引腳，以C18～C1和D18～D1表示，也分別列于插槽的兩面。2021-2021秋學(xué)2021-2021秋學(xué)D18D1C18C1B31B1A31A1ISA總線插槽2021-2021秋學(xué)第2章總線技術(shù)二、總線技術(shù)的開展(4)EISA總線〔386以上使用〕在32位386DX處理器〔1986年左右〕出現(xiàn)之后，16位寬度的ISA總線就遇到問題，總線數(shù)據(jù)傳輸慢使得處理器性能也受到嚴(yán)重的制約?？蛋?、惠普、AST、愛普生等九家廠商1988年協(xié)同將ISA總線擴(kuò)展到32位寬度，EISA〔ExtendedIndustryStandardArchitecture，擴(kuò)展工業(yè)標(biāo)準(zhǔn)架構(gòu)〕總線由此誕生。EISA總線的工作頻率仍然保持在8MHz水平，但受益于32位寬度，它的總線帶寬提升到32MBps。另外，EISA可以完全兼容之前的8/16位ISA總線，用戶已有擴(kuò)展設(shè)備可繼續(xù)使用，一定程度受到用戶的歡送。然而，EISA并沒有重復(fù)ISA的輝煌，它的本錢過高，且速度潛力有限；更要命的是，在還沒有來得及成為正式工業(yè)標(biāo)準(zhǔn)的時(shí)候，更先進(jìn)的PCI總線就開始出現(xiàn)，EISA也就成為附庸。不過，EISA總線并沒有因此快速消失，它在計(jì)算機(jī)系統(tǒng)中與PCI總線共存了相當(dāng)漫長(zhǎng)的時(shí)光，直到2000年后EISA才正式徹底退出—而此時(shí)距EISA標(biāo)準(zhǔn)的提出已經(jīng)過去了12年。2、典型總線簡(jiǎn)介2021-2021秋學(xué)第2章總線技術(shù)二、總線技術(shù)的開展(5)VLBus〔也稱VESA總線，90年前后486年代使用〕VLBus:也稱VideoElectronicsStandardAssociation。視頻電子標(biāo)準(zhǔn)協(xié)會(huì)制訂，普遍用于486的主板及外圍設(shè)備接口，為32bit的IO插槽。VLBus是與CPU的接腳直接相通的總線，由于CPU的速度越來越快，接在擴(kuò)展槽的擴(kuò)展卡或外圍設(shè)備無法大幅度的提升速度，而造成穩(wěn)定性和匹配性較差，因?yàn)榕cCPU掛接在同一條總線上，直接影響到CPU的工作效率，擴(kuò)展槽不能超過三個(gè)。2、典型總線簡(jiǎn)介2021-2021秋學(xué)PCI總線---對(duì)傳統(tǒng)總線結(jié)構(gòu)的突破人們注意到，隨著微處理器速度及性能的改進(jìn)與更新，作為微型計(jì)算機(jī)重要組成部件的總線也被迫作相應(yīng)的改進(jìn)和更新。否那么，低速的總線將成為系統(tǒng)性能的瓶頸。同時(shí)，人們也看到了另一個(gè)不容無視的事實(shí)，即隨著微處理器的更新?lián)Q代，一個(gè)個(gè)曾頗具影響的總線標(biāo)準(zhǔn)也相繼黯然失色了，與其配套制造的一大批接口設(shè)備(板卡、適配器及連接器等)也漸漸被束之高閣。這就迫使人們思考一個(gè)問題，即能否制定和開發(fā)一種性能優(yōu)越且能保持相對(duì)穩(wěn)定的總線結(jié)構(gòu)和技術(shù)標(biāo)準(zhǔn)來擺脫傳統(tǒng)總線技術(shù)開展的這種困境呢?第2章總線技術(shù)二、總線技術(shù)的開展(6)PCI總線〔486以上〕2、典型總線簡(jiǎn)介2021-2021秋學(xué)PCI總線(PeripheralComponentInterconnect，外圍部件互連總線)于1991年由Intel公司首先提出，并由PCISIG(SpecialInterestGroup)來開展和推廣。PCISIG是一個(gè)包括Intel、IBM、Compaq、Apple和DEC等100多家公司在內(nèi)的組織集團(tuán)。1992年6月推出了PCI1.0版，1995年6月又推出了支持64位數(shù)據(jù)通路、66MHz工作頻率的PCI2.1版。由于PCI總線先進(jìn)的結(jié)構(gòu)特性及其優(yōu)異的性能，使之成為現(xiàn)代微機(jī)系統(tǒng)總線結(jié)構(gòu)中的佼佼者，并被多數(shù)現(xiàn)代高性能微機(jī)系統(tǒng)所廣泛采用。第2章總線技術(shù)二、總線技術(shù)的開展(6)PCI總線〔486以上〕2、典型總線簡(jiǎn)介2021-2021秋學(xué)CPU存儲(chǔ)器CPU總線CPU總線/PCI總線橋（北橋）PCI總線/ISA總線橋（南橋）PCI圖形適配器PCI網(wǎng)卡PCI硬盤控制器PCI總線ISA總線ISA卡...ISA卡PCI總線結(jié)構(gòu)框圖2021-2021秋學(xué)由圖可見，這是一個(gè)由CPU總線、PCI總線及ISA總線組成的三層總線結(jié)構(gòu)。CPU總線也稱“CPU-主存總線〞或“微處理器局部總線〞，CPU是該總線的主控者。此總線實(shí)際上是CPU引腳信號(hào)的延伸。通過橋芯片(北橋和南橋)，上邊與高速的CPU總線相連，下邊與ISA總線相連。PCI總線是一個(gè)32位/64位總線，且其地址和數(shù)據(jù)是同一組線，分時(shí)復(fù)用。在現(xiàn)代PC機(jī)(如Pentium系列)主板上一般都有2～3個(gè)PCI總線擴(kuò)充槽。2021-2021秋學(xué)在上述PCI總線結(jié)構(gòu)中，CPU總線、PCI總線及ISA總線通過兩個(gè)橋芯片連成一個(gè)整體，橋芯片起到信號(hào)緩沖、電平轉(zhuǎn)換和控制協(xié)議轉(zhuǎn)換的作用。人們通常將“CPU總線/PCI總線橋〞稱為“北橋〞，稱“PCI總線/ISA總線橋〞為“南橋〞。這種以“橋〞的方式將兩類不同結(jié)構(gòu)的總線“粘合〞在一起的技術(shù)特別能夠適應(yīng)系統(tǒng)的升級(jí)換代。每當(dāng)微處理器改變時(shí)只需改變CPU總線和改動(dòng)“北橋〞芯片，而全部原有外圍設(shè)備及接口適配器仍可保存下來繼續(xù)使用，從而保護(hù)了用戶的投資。2021-2021秋學(xué)PCI總線的引腳信號(hào)PCI總線的數(shù)據(jù)寬度為32位或64位，地址總線為32位(可擴(kuò)展至64位)。另外，它的地址線和數(shù)據(jù)線是多路復(fù)用的，以節(jié)省引腳并減小連接器的尺寸。這些多路復(fù)用的引腳信號(hào)標(biāo)識(shí)為AD0～AD63。PCI總線有5V和3V兩種插槽類型，每種插槽的全部引腳號(hào)均為1～94(A1/B1～A94/B94)，32位卡只用1～62號(hào)，64位卡那么占用全部1～94號(hào)引腳。其中，標(biāo)為res的引腳為保存未用(reserved)的引腳；標(biāo)為code的引腳是防止將插卡插錯(cuò)而設(shè)置的接口標(biāo)記，也稱連接器鑰匙(connectorkey)。2021-2021秋學(xué)在老式的PC機(jī)中，三維圖形卡與主存之間是通過PCI總線進(jìn)行連接和通信的，其最大數(shù)據(jù)傳輸率僅為132MB/S(兆字節(jié)/秒)。加之PCI總線還接有其他設(shè)備(如硬盤控制器、網(wǎng)卡、聲卡等)，所以，實(shí)際數(shù)據(jù)傳輸率遠(yuǎn)低于132MB/S。而三維圖形加速卡在進(jìn)行三維圖形處理時(shí)不僅有極高的數(shù)據(jù)處理量，而且要求具有很高的總線數(shù)據(jù)傳輸率。因此，這種通過PCI總線的連接和通信方式，實(shí)際上成了三維圖形加速卡進(jìn)行高速圖形數(shù)據(jù)傳送和處理的一大瓶頸。第2章總線技術(shù)二、總線技術(shù)的開展(7)AGP總線2、典型總線簡(jiǎn)介2021-2021秋學(xué)AGP(AcceleratedGraphicsPort，高速圖形端口)是為解決計(jì)算機(jī)三維圖形顯示中“圖形紋理〞數(shù)據(jù)傳輸瓶頸問題應(yīng)運(yùn)而生的?，F(xiàn)在許多PC機(jī)系統(tǒng)都增加了AGP功能。AGP是由Intel公司開發(fā)，并于1996年7月正式公布的一項(xiàng)新型視頻接口技術(shù)標(biāo)準(zhǔn)。它定義了一種高速的連通結(jié)構(gòu)，把三維圖形控制卡從PCI總線上別離出來，直接連在CPU/PCI控制芯片組〞(北橋)上，形成專用的高速點(diǎn)對(duì)點(diǎn)通道——高速圖形端口(AGP)。2021-2021秋學(xué)PentiumⅡ處理器局部總線(66MHz或100MHz)CPU/PCI橋芯片(440LX或440BX)存儲(chǔ)器AGP視頻控制卡AGP接口(66MHz)局部幀緩沖區(qū)PCI/ISA橋芯片PCI卡PCI卡ISA卡ISA卡ISA總線(8MHz)USB總線(12MB/s)PCI總線(22MHz或66MHz)PentiumⅡ系統(tǒng)中的AGP2021-2021秋學(xué)從嚴(yán)格的總線意義上講，AGP并不是一種總線標(biāo)準(zhǔn)，因?yàn)榭偩€通常是多個(gè)設(shè)備共享的資源。而AGP僅為供AGP視頻控制卡專用的高速數(shù)據(jù)傳輸端口。AGP允許視頻卡能與系統(tǒng)RAM(主存)直接進(jìn)行高速連接，即支持所謂DIME(DirectMemoryExecute，直接存儲(chǔ)器執(zhí)行)方式，當(dāng)顯存容量不夠時(shí)，將主存當(dāng)作顯存來使用，把消耗顯存的三維操作全部放在主存中來完成。這樣一可以節(jié)省顯存，二可以充分利用現(xiàn)代PC機(jī)大容量主存(現(xiàn)已達(dá)GB容量級(jí))的優(yōu)越條件。這在三維圖形操作需要越來越多存儲(chǔ)資源的今天顯得特別重要。2021-2021秋學(xué)AGP可以工作于處理器的時(shí)鐘頻率下，假設(shè)以66MHz的根本頻率(實(shí)際為66.66MHz)運(yùn)行，那么稱為根本AGP模式(即AGP1X)，每個(gè)時(shí)鐘周期完成一次數(shù)據(jù)傳輸。由于AGP的數(shù)據(jù)傳輸寬度為32位(4字節(jié))，所以在66MHz的時(shí)鐘頻率下能到達(dá)約266MB/S的數(shù)據(jù)傳輸能力；2021-2021秋學(xué)此外，還定義了AGP2X模式，每個(gè)時(shí)鐘周期完成兩次數(shù)據(jù)傳輸(寬度仍為32位)，速率達(dá)533MB/S；大多數(shù)AGP卡都工作在2X模式。AGP2.0標(biāo)準(zhǔn)增加了4X模式的傳輸能力，每個(gè)時(shí)鐘周期完成四次數(shù)據(jù)傳輸，達(dá)1066MB/S(約1GB/S)的數(shù)據(jù)傳輸速率，是傳統(tǒng)PCI數(shù)據(jù)傳輸率的8倍。奔騰時(shí)代PC主板均全面支持AGP2.0標(biāo)準(zhǔn)及AGP4X模式。2021-2021秋學(xué)在傳統(tǒng)的PC機(jī)使用中，為了連接顯示器、鍵盤、鼠標(biāo)及打印機(jī)等外圍設(shè)備，必須在主機(jī)箱背后接上一大堆信號(hào)線纜及連接器端口，給PC機(jī)的安裝、放置及使用帶來極大的不便。另外，為了安裝一個(gè)新的外設(shè)，除需要關(guān)掉機(jī)器電源外，還需安裝專門的設(shè)備驅(qū)動(dòng)程序，否那么，系統(tǒng)是不能正常工作的。這也給用戶帶來不少麻煩。第2章總線技術(shù)二、總線技術(shù)的開展2、總線開展簡(jiǎn)史(8)USB總線2021-2021秋學(xué)USB總線(UniversalSerialBus，通用串行總線)是PC機(jī)與多種外圍設(shè)備連接和通信的標(biāo)準(zhǔn)接口，它是一個(gè)所謂“萬能接口〞，可以取代傳統(tǒng)PC機(jī)上連接外圍設(shè)備的所有端口(包括串行端口和并行端口)，用戶幾乎可以將所有外設(shè)裝置——包括鍵盤、顯示器、鼠標(biāo)、調(diào)制解調(diào)器、打印機(jī)、掃描儀及各種數(shù)字音影設(shè)備，統(tǒng)一通過USB接口與主機(jī)相接。同時(shí)，它還可為某些設(shè)備(如數(shù)碼相機(jī)、掃描儀等)提供電源，使這些設(shè)備無須外接獨(dú)立電源即可工作。2021-2021秋學(xué)USB是1995年由稱為“USB實(shí)現(xiàn)者論壇〞(USBInplementerForum)的組織聯(lián)合開發(fā)的新型計(jì)算機(jī)串行接口標(biāo)準(zhǔn)。有許多著名計(jì)算機(jī)公司，如Compaq、IBM、Intel、DEC及Microsoft等均是該聯(lián)合組織的重要成員。2021-2021秋學(xué)1996年1月，公布了USB1.0版本標(biāo)準(zhǔn)，其主要技術(shù)標(biāo)準(zhǔn)是：(1)支持低速(1.5Mbps)和全速(12Mbps)兩種數(shù)據(jù)傳輸速率。前者用于連接鍵盤、鼠標(biāo)器、調(diào)制解調(diào)器等外設(shè)裝置；后者用于連接打印機(jī)、掃描儀、數(shù)碼相機(jī)等外設(shè)裝置。(2)一臺(tái)主機(jī)最多可連接127個(gè)外設(shè)裝置(含USB集線器——Hub)；連接節(jié)點(diǎn)(外設(shè)或Hub)間距可達(dá)5米，可通過USB集線器級(jí)聯(lián)的方式來擴(kuò)展連接距離，最大擴(kuò)展連接距離可達(dá)20米。2021-2021秋學(xué)(3)采用4芯連接線纜，其中兩線用于以差分方式傳輸串行數(shù)據(jù)，另外兩線用于提供+5V電源。線纜種類有兩種規(guī)格，即無屏蔽雙絞線(UTP)和屏蔽雙絞線(STP)。前者適合于1.5Mbps的數(shù)據(jù)速率，后者適合于12Mbps的數(shù)據(jù)速率。(4)具有真正的“即插即用〞特性。主機(jī)依據(jù)外設(shè)的安裝情況自動(dòng)配置系統(tǒng)資源，用戶無需關(guān)機(jī)即可進(jìn)行外設(shè)更換，外設(shè)驅(qū)動(dòng)程序的安裝與刪除完全自動(dòng)化。2021-2021秋學(xué)2021-2021秋學(xué)USB的結(jié)構(gòu)主機(jī)與USB設(shè)備連接的拓?fù)浣Y(jié)構(gòu)從整體上看是一種樹狀結(jié)構(gòu)，可利用集線器級(jí)聯(lián)的方式來延長(zhǎng)連接距離，還可將幾個(gè)功能部件(例如一個(gè)鍵盤和一個(gè)軌跡球)組裝在一起構(gòu)成一個(gè)“復(fù)合型〞設(shè)備，“復(fù)合型〞設(shè)備通過其內(nèi)部的USBHub與主機(jī)相連，主機(jī)中的USBHub稱為“根Hub〞2021-2021秋學(xué)主機(jī)根HubHub復(fù)合型設(shè)備設(shè)備設(shè)備Hub設(shè)備設(shè)備設(shè)備HubUSB總線的拓?fù)浣Y(jié)構(gòu)2021-2021秋學(xué)USB總線的拓?fù)浣Y(jié)構(gòu)為了防止環(huán)狀接入，USB總線的拓?fù)浣Y(jié)構(gòu)進(jìn)行了層次排序，最多可分為五層：第一層是主機(jī)，第二、三、四層是外設(shè)或USBHub，第五層只能是外設(shè)。層與層之間的線纜長(zhǎng)度不得超過5米。USBHub自身也是USB設(shè)備，它主要由信號(hào)中繼器和控制器組成，中斷器完成信號(hào)的整形、驅(qū)動(dòng)并使之沿正確方向傳遞，控制器理解協(xié)議并管理和控制數(shù)據(jù)的傳輸。2021-2021秋學(xué)引腳1234Vcc（電源）Data＋Data－Ground（地）(a)4芯USB線纜1234A系列2134B系列(b)兩種類型的USB連接器USB線纜及連接器2021-2021秋學(xué)端口1端口2端口3端口4端口5端口6上行端口連接至USB主機(jī)USB集線器2021-2021秋學(xué)第2章總線技術(shù)二、總線技術(shù)的開展2、總線開展簡(jiǎn)史(8)USB總線USB總線的開展趨勢(shì)：第一代：USB1.0/1.1的最大傳輸速率為12Mbps。1996年推出。第二代：USB2.0的最大傳輸速率高達(dá)480Mbps。USB1.0/1.1與USB2.0的接口是相互兼容的。USB2.0有高速、全速和低速三種工作速度，高速是480Mbit/s，全速是12Mbit/s，低速是1.5Mbit/s。第三代：USB3.0理論上5Gbps向下兼容USB1.0/1.1/2.0USB的通訊依賴于主機(jī)控制器，主控制器在PC機(jī)上，USB設(shè)備不能主動(dòng)與PC機(jī)通信。為解決USB設(shè)備互通信問題，有關(guān)廠商又開發(fā)了USBOTG標(biāo)準(zhǔn)，允許嵌入式系統(tǒng)通過USB接口互相通信，從而甩掉了PC機(jī)。2021-2021秋學(xué)2021-2021秋學(xué)USB總線是一種計(jì)算機(jī)外設(shè)接口標(biāo)準(zhǔn)。但USB1.1總線的數(shù)據(jù)傳輸主要還是適合于中、低速設(shè)備，而對(duì)于那些高速外設(shè)(如多媒體數(shù)字視聽設(shè)備)就顯得有些不夠了。IEEE1394(又稱i.Link或FireWire)，是由Apple公司和TI(德克薩斯儀器)公司開發(fā)的高速串行接口標(biāo)準(zhǔn)，其數(shù)據(jù)傳輸率已達(dá)100Mbps、200Mbps、400Mbps、800Mbps，即將到達(dá)1Gbps和1.6Gbps。而前一時(shí)期流行的USB1.1的通信速率僅為12Mbps(2000年問世的USB2.0的速率也僅為480Mbps)。第2章總線技術(shù)二、總線技術(shù)的開展2、總線開展簡(jiǎn)史(9)IEEE13942021-2021秋學(xué)采用IEEE1394標(biāo)準(zhǔn)，一次最多可將63個(gè)IEEE1394設(shè)備接入一個(gè)總線段，設(shè)備間距可達(dá)4.5米；如加轉(zhuǎn)發(fā)器(repeater)還可相距更遠(yuǎn)。目前，人們正在進(jìn)行將這個(gè)距離延伸至25米的嘗試。最多63個(gè)設(shè)備可以通過菊花鏈方式串接到單個(gè)IEEE1394適配器上。另外，通過橋接器(bridge),允許將1000個(gè)以上的總線段互聯(lián)，可見IEEE1394具有相當(dāng)大的擴(kuò)展能力。2021-2021秋學(xué)使用專門設(shè)計(jì)的6芯電纜，其中兩線用于提供電源(連接在總線上的設(shè)備可以取得電壓為直流8V～40V、電流可達(dá)1.5A的電能)；另外四線分為兩個(gè)雙絞線對(duì)，用于傳輸數(shù)據(jù)及時(shí)鐘信號(hào)。給出了IEEE1394的電纜及連接器情況。2021-2021秋學(xué)2021-2021秋學(xué)與USB相似，IEEE1394也完全支持“即插即用〞(PnP)。任何時(shí)候，都可以在總線上添加或拆卸IEEE1394設(shè)備，即使總線正處于全速運(yùn)行的狀態(tài)?？偩€配置發(fā)生改變以后，節(jié)點(diǎn)地址會(huì)自動(dòng)重新分配，而不需用戶進(jìn)行任何形式的介入。通過IEEE1394連接的設(shè)備包括多種高速外設(shè)如硬盤、光驅(qū)、新式DVD以及數(shù)碼相機(jī)、數(shù)字?jǐn)z錄機(jī)、高精度掃描儀等。2021-2021秋學(xué)2021-2021秋學(xué)第2章總線技術(shù)一、總線分類二、總線技術(shù)的開展三、總線技術(shù)2021-2021秋學(xué)第2章總線技術(shù)三、總線技術(shù)1、總線主設(shè)備和從設(shè)備主設(shè)備：Master〔Initiator〕—Ownsthebusandinitiatesthedatatransfer—EveryInitiatormustalsobeaTarget從設(shè)備：Slave〔Target〕—Targetofthedatatransfer(readorwrite)2021-2021秋學(xué)所謂“總線主設(shè)備〞，就是具有總線控制能力的設(shè)備，在獲得總線控制權(quán)之后能啟動(dòng)數(shù)據(jù)信息的傳輸，如CPU或DMA控制器都可成為這種具有總線控制能力的主設(shè)備；與總線主設(shè)備相對(duì)應(yīng)的是“總線從設(shè)備〞，它是指能夠?qū)偩€上的數(shù)據(jù)請(qǐng)求作出響應(yīng)，但本身不具備總線控制能力的設(shè)備，如UART、Timer、8255、8155等。第2章總線技術(shù)三、總線技術(shù)1、總線主設(shè)備和從設(shè)備2021-2021秋學(xué)第2章總線技術(shù)三、總線技術(shù)2、總線架構(gòu)模型2021-2021秋學(xué)總線作為一種重要的公共資源，各個(gè)總線主模塊隨時(shí)都可能請(qǐng)求使用總線，這樣就可能會(huì)有不止一個(gè)總線主模塊同時(shí)請(qǐng)求使用總線。為了讓多個(gè)總線主模塊合理、高效地使用總線，就必須在系統(tǒng)中有處理上述總線競(jìng)爭(zhēng)的機(jī)構(gòu)，這就是總線仲裁器(busarbiter)。它的任務(wù)是響應(yīng)總線請(qǐng)求，合理分配總線資源。第2章總線技術(shù)三、總線技術(shù)3、總線仲裁2021-2021秋學(xué)根本的總線仲裁方式有兩種，即串行總線仲裁方式和并行總線仲裁方式。1〕串行總線仲裁方式在串行總線仲裁方式中，各個(gè)總線主模塊獲得的總線優(yōu)先權(quán)決定于該模塊在串行鏈中的位置。2021-2021秋學(xué)ⅠⅡN允許請(qǐng)求總線忙串行總線仲裁方式2021-2021秋學(xué)圖中的Ⅰ、Ⅱ、…、N等N個(gè)模塊都是總線主模塊。當(dāng)一個(gè)模塊需要使用總線時(shí)，先檢查“總線忙〞信號(hào)。假設(shè)該信號(hào)有效，那么表示當(dāng)前正有其他模塊在使用總線，因此該模塊必須等待，直到“總線忙〞信號(hào)無效。在“總線忙〞信號(hào)處于無效狀態(tài)時(shí)，任何需要使用總線的主模塊都可以通過“請(qǐng)求〞線發(fā)出總線請(qǐng)求信號(hào)?？偩€“允許〞信號(hào)是對(duì)總線“請(qǐng)求〞信號(hào)的響應(yīng)。2021-2021秋學(xué)“允許〞信號(hào)在各個(gè)模塊之間串行傳輸，直到到達(dá)一個(gè)發(fā)出了總線“請(qǐng)求〞信號(hào)的模塊，這時(shí)“允許〞信號(hào)不再沿串行模塊鏈傳輸，并且由該模塊獲得總線控制權(quán)。由串行的總線仲裁方式的工作原理可以看出，越靠近串行模塊鏈前面的模塊具有越高的總線優(yōu)先權(quán)。2021-2021秋學(xué)2〕并行總線仲裁方式仲裁器模塊1...模塊N...請(qǐng)求請(qǐng)求允許允許總線忙并行總線仲裁方式2021-2021秋學(xué)2〕并行總線仲裁方式圖中，模塊Ⅰ到N都是總線主模塊。每個(gè)模塊都有總線“請(qǐng)求〞和總線“允許〞信號(hào)。各模塊間是獨(dú)立的，沒有任何控制關(guān)系。當(dāng)一模塊需要使用總線時(shí)，也必須先檢測(cè)“總線忙〞信號(hào)。當(dāng)“總線忙〞信號(hào)有效時(shí)，那么表示其他模塊正在使用總線，因此該模塊必須等待。當(dāng)“總線忙〞信號(hào)無效時(shí)，所有需要使用總線的模塊都可以發(fā)出總線“請(qǐng)求〞信號(hào)。2021-2021秋學(xué)總線仲裁器中有優(yōu)先權(quán)編碼器和優(yōu)先權(quán)譯碼器?？偩€“請(qǐng)求〞信號(hào)經(jīng)優(yōu)先權(quán)編碼器產(chǎn)生相應(yīng)編碼，并由優(yōu)先權(quán)譯碼器向優(yōu)先權(quán)最高的模塊發(fā)出總線“允許〞信號(hào)。得到總線“允許〞信號(hào)的模塊撤銷總線“請(qǐng)求〞信號(hào)，并置“總線忙〞信號(hào)為有效狀態(tài)，當(dāng)該模塊使用完總線后再置“總線忙〞信號(hào)為無效狀態(tài)。2021-2021秋學(xué)實(shí)現(xiàn)比較在串行、并行兩種總線仲裁方式中，串行方式由于信號(hào)的串行傳輸會(huì)加大延遲(當(dāng)串行模塊鏈上的模塊數(shù)目過多時(shí)甚至可能會(huì)超過系統(tǒng)允許的總線優(yōu)先權(quán)仲裁時(shí)間)，而且當(dāng)高優(yōu)先級(jí)的模塊頻繁使用總線時(shí)，低優(yōu)先權(quán)的模塊可能會(huì)長(zhǎng)時(shí)間得不到總線。串行方式只用于較小的系統(tǒng)中。而并行方式那么允許總線上連接許多主模塊，而且仲裁電路也不復(fù)雜，因此是一種比較好的總線仲裁方法。2021-2021秋學(xué)第2章總線技術(shù)三、總線技術(shù)4、總線譯碼和路由技術(shù)2021-2021秋學(xué)第3章APB總線和基于APB總線的IP設(shè)計(jì)一、APB總線協(xié)議二、基于APB總線的PWM設(shè)計(jì)三、基于APB總線的Watchdog設(shè)計(jì)2021-2021秋學(xué)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議〔1〕引入總線的理由2021-2021秋學(xué)2021-2021秋學(xué)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議什么是協(xié)議呢？協(xié)議就是一種約定，既然是約定就需要雙方或多方?？偩€協(xié)議通常是：為了完成正確的總線傳送，總線主設(shè)備、從設(shè)備、仲裁器、譯碼器、多路選擇器等總線因素之間的一種約定。2021-2021秋學(xué)〔2〕AMBA總線架構(gòu)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議隨著深亞微米工藝技術(shù)日益成熟，集成電路芯片的規(guī)模越來越大。數(shù)字IC從基于時(shí)序驅(qū)動(dòng)的設(shè)計(jì)方法，開展到基于IP復(fù)用的設(shè)計(jì)方法，并在SOC設(shè)計(jì)中得到了廣泛應(yīng)用。在基于IP復(fù)用的SoC設(shè)計(jì)中，片上總線設(shè)計(jì)是最關(guān)鍵的問題。為此，業(yè)界出現(xiàn)了很多片上總線標(biāo)準(zhǔn)。其中，由ARM公司推出的AMBA片上總線受到了廣闊IP開發(fā)商和SoC系統(tǒng)集成者的青睞，已成為一種流行的工業(yè)標(biāo)準(zhǔn)片上結(jié)構(gòu)。AMBA標(biāo)準(zhǔn)主要包括了AHB(AdvancedHighperformanceBus)系統(tǒng)總線和APB(AdvancedPeripheralBus)外圍總線。2021-2021秋學(xué)〔2〕AMBA總線架構(gòu)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議AMBA協(xié)議的目的是為了要推出on-chipbus的標(biāo)準(zhǔn)，一開始AMBA1.0只有ASB與APB，為了節(jié)省面積，所以這時(shí)候的bus協(xié)議都是tristate的bus。而到后來1999年5月13日發(fā)布的2.0版本AMBA中，參加了AHB總線，AHB為了能更方便設(shè)計(jì)者(trisatebus要花更多精力去注意timing)，因此改用bus改用multiplexor的架構(gòu)，并增加了新的特性。一個(gè)以AMBA架構(gòu)的SOC，一般來說包含了high-performance的systembus-AHB與low-power的peripheralbus-APB。Systembus是負(fù)責(zé)連接例如ARM之類的embeddedprocessor與DMAcontroller，on-chipmemory或其它需要highbandwidth的組件。而peripheralbus那么是用來連接系統(tǒng)的周邊組件，其protocol相對(duì)AHB來講較為簡(jiǎn)單，與AHB之間那么透過Bridge相連，期望能減少systembus的loading。2021-2021秋學(xué)〔2〕AMBA總線架構(gòu)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議AMBA協(xié)議是Free且Open的。一個(gè)典型的AMBA架構(gòu)：2021-2021秋學(xué)〔2〕AMBA總線架構(gòu)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議2021-2021秋學(xué)〔2〕AMBA總線架構(gòu)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議2021-2021秋學(xué)〔2〕AMBA總線架構(gòu)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議APB主要是用在連接low-bandwidth的周邊上面，例如UART，1284等。它的Bus架構(gòu)不像AHB為Multi-Master，在APB里唯一的master就是APBBridge(與AHBBus相接)，因此不需要arbiter以及一些request/grant訊號(hào)。APB協(xié)議十分簡(jiǎn)單，甚至不是pipelineoperation，APB的特性：〔1〕alwaystwo-cycletransfer〔2〕nowaitcycle&responsesignalAPB總線的特點(diǎn)：2021-2021秋學(xué)〔2〕AMBA總線架構(gòu)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議2021-2021秋學(xué)第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議2021-2021秋學(xué)〔3〕APB總線Transfer的狀態(tài)圖第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議2021-2021秋學(xué)〔3〕APB總線Transfer的狀態(tài)圖第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議寫傳送波形圖2021-2021秋學(xué)〔3〕APB總線Transfer的狀態(tài)圖第3章APB總線和基于APB總線的IP設(shè)計(jì)1、APB總線協(xié)議讀傳送波形圖2021-2021秋學(xué)第3章APB總線和基于APB總線的IP設(shè)計(jì)一、APB總線協(xié)議二、基于APB總線的PWM設(shè)計(jì)三、基于APB總線的Watchdog設(shè)計(jì)2021-2021秋學(xué)2021-2021秋學(xué)moduletb_apb_pwm()；regdut_pclk;regdut_preset_n;regdut_psel；regdut_paddr;regdut_pwrite;reg[3:0]dut_pwdata;regdut_penable;pwmdut(端口例化);initial&always創(chuàng)立時(shí)鐘initialbegin輸入/復(fù)位無效;復(fù)位有效,驗(yàn)證復(fù)位;復(fù)位無效;寫div存放器,dut存放器保持不變,觀察波形;讀div存放器,觀察是否真正寫入;寫dut存放器,div存放器保持不變,觀察波形;讀dut存放器,觀察是否真正寫入;endendmodule2021-2021秋學(xué)initial&always創(chuàng)立時(shí)鐘initialbegin輸入/復(fù)位無效;復(fù)位有效,驗(yàn)證復(fù)位;復(fù)位無效;repeat(x)@(posedgedut_pclk);#1;寫div存放器,dut存放器保持不變;讀div存放器;寫dut存放器,div存放器保持不變;讀dut存放器;endtb_apb_pwm2021-2021秋學(xué)initialbegindut_pclk=0;endalways#10dut_pclk=~dut_pclk;initialbegindut_preset_n=1'b1;dut_psel=1'b0;dut_paddr=1'b0;dut_pwrite=1'b1;dut_pwdata=4'b1010;dut_penable=1'b0;

////////////////////////////////////////1.verifyreset//

/////////////////////////////////////repeat(3)@(posedgedut_pclk);#1;dut_preset_n=1'b0;repeat(3)@(posedgedut_pclk);#1;dut_preset_n=1'b1;////afterreset//PWMworkatdefaultvaluerepeat(100)@(posedgedut_pclk);#1;2021-2021秋學(xué)

///////////////////////////////////////2.Changethediv'svalue

//

PWMworkatnewvalue///////////////////////////////////////dut_psel=1'b1;dut_paddr=1'b1;dut_pwrite=1'b1;dut_pwdata=4'b0111;@(posedgedut_pclk);#1;dut_penable=1'b1;@(posedgedut_pclk);#1;dut_psel=1'b0;dut_penable=1'b0;

////////////////////////////////////3.readthediv'svalue//contrastitwithexpectedvalue////////////////////////////////////repeat(3)@(posedgedut_pclk);#1;dut_psel=1'b1;dut_paddr=1'b1;dut_pwrite=1'b0;@(posedgedut_pclk);#1;dut_penable=1'b1;@(posedgedut_pclk);2021-2021秋學(xué)

///////////////////////////////////////2.Changethediv'svalue

//

PWMworkatnewvalue///////////////////////////////////////dut_psel=1'b1;dut_paddr=1'b1;dut_pwrite=1'b1;dut_pwdata=4'b0111;@(posedgedut_pclk);#1;dut_penable=1'b1;@(posedgedut_pclk);#1;dut_psel=1'b0;dut_penable=1'b0;

////////////////////////////////////3.readthediv'svalue//contrastitwithexpectedvalue////////////////////////////////////repeat(3)@(posedgedut_pclk);#1;dut_psel=1'b1;dut_paddr=1'b1;dut_pwrite=1'b0;@(posedgedut_pclk);#1;dut_penable=1'b1;@(posedgedut_pclk);2021-2021秋學(xué)

#1;dut_psel=1'b0;dut_penable=1'b0;if(dut_prdata==4'b1111)begin$display("Veryok");endelsebegin$display("ERROR:returnedvalueis%b,butexpectedvalueis4'b0111",dut_prdata);$stop;end

///////////////////////////////////////4.Changetheduty'svalue

//PWMworkatnewdutyvalue/////////////////////////////////////

repeat(100)@(posedgedut_pclk);#1;dut_psel=1'b1;dut_paddr=1'b0;dut_pwrite=1'b1;dut_pwdata=4'b0010;@(posedgedut_pclk);#1;dut_penable=1'b1;@(posedgedut_pclk);#1;dut_psel=1'b0;dut_penable=1'b0;2021-2021秋學(xué)

///////////////////////////////////

//5.readtheduty'svalue//contrastitwithexpectedvalue

///////////////////////////////////repeat(3)@(posedgedut_pclk);#1;dut_psel=1'b1;dut_paddr=1'b0;dut_pwrite=1'b0;@(posedgedut_pclk);#1;dut_penable=1'b1;

@(posedgedut_pclk);#1;dut_psel=1'b0;dut_paddr=