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實(shí)驗(yàn)七觸發(fā)器的仿真實(shí)驗(yàn)?zāi)康挠眠壿媹D和VHDL語(yǔ)言設(shè)計(jì)D鎖存器,并進(jìn)行仿真與分析;參看Maxplus中器件7474(邊沿D觸發(fā)器)的邏輯功能,用VHDL語(yǔ)言設(shè)計(jì)邊沿觸發(fā)式D觸發(fā)器,并進(jìn)行仿真與分析。參看Maxplus中器件7476(邊沿JK觸發(fā)器)的邏輯功能,用VHDL語(yǔ)言設(shè)計(jì)邊沿觸發(fā)式JK觸發(fā)器,并進(jìn)行仿真與分析。1D鎖存器(DLatch)實(shí)驗(yàn)設(shè)計(jì)思想使能端EN輸入為1時(shí),輸出使能端EN輸入為1時(shí),輸出Q與輸入D值相同;使能端EN輸入為0時(shí),輸出Q保持不變。實(shí)驗(yàn)原理圖數(shù)據(jù)輸入端D1idiiY''EN[■vcc使能端實(shí)驗(yàn)VHDL源程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYex71ISPORT(C,D:INSTD_LOGIC;Q,QN:BUFFERSTD_LOGIC);ENDex71;architecturebhvOFex71ISBEGINPROCESS(C,D,Q)BEGINIF(C='1')THENQ<=D;ELSEQ<=Q;ENDIF;QN<=NOTQ;ENDPROCESS;ENDbhv;實(shí)驗(yàn)波形仿真
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