基于ASIC流程和虛擬軟硬件協(xié)同實(shí)現(xiàn)USB主機(jī)控制器IP的設(shè)計(jì)

基于ASIC流程和虛擬軟硬件協(xié)同實(shí)現(xiàn)USB主機(jī)控制器IP的設(shè)計(jì)IP就其本質(zhì)來講是一個(gè)能提供正確接口信號(hào)的功能模塊。隨著EDA技術(shù)和半導(dǎo)體工藝技術(shù)的發(fā)展，集成電路的規(guī)模越來越大，設(shè)計(jì)越來越復(fù)雜，使用IP核是一個(gè)必然趨勢。研究開發(fā)超大規(guī)模集成電路設(shè)計(jì)業(yè)亟需的、具有良好應(yīng)用前景的IP核，積極推動(dòng)IP核的應(yīng)用，對于我國集成電路產(chǎn)業(yè)的良性發(fā)展將會(huì)起到極大的促進(jìn)作用。USB通用串行總線是眾多計(jì)算機(jī)廠商和電信廠商共同開發(fā)的用于計(jì)算機(jī)外設(shè)連通到計(jì)算機(jī)的規(guī)范。它日益成為一種主流的計(jì)算機(jī)接口標(biāo)準(zhǔn)。它包含3大技術(shù)要素：主機(jī)，集線器和功能。國外一些公司近年來相繼開發(fā)出基于上述3個(gè)技術(shù)要素的IP，國內(nèi)一些IC設(shè)計(jì)公司也開始在這些領(lǐng)域內(nèi)作研究，但由于USB主機(jī)控制器IP的設(shè)計(jì)一直是USB系統(tǒng)設(shè)計(jì)中的難點(diǎn)，成果較少。遵循USB規(guī)范和開放主機(jī)總線接口（OpenHostControllerInterface，OHCI）規(guī)范，基于ASIC流程開發(fā)出了USB1.1OHCI主機(jī)控制器IP。在所有的實(shí)現(xiàn)中，主機(jī)控制器都必須提供基本相同的功能，主要包含狀態(tài)處理、串行化與反串行化、幀產(chǎn)生、數(shù)據(jù)處理、協(xié)議引擎、傳輸差錯(cuò)控制、遠(yuǎn)程喚醒、集線器、主機(jī)系統(tǒng)接口。根據(jù)這些要求，參考USB規(guī)范和OHCI規(guī)范，通過定義一組與主機(jī)系統(tǒng)存儲(chǔ)器交互的虛擬主機(jī)總線接口以及收發(fā)器接口，作者將設(shè)計(jì)分成若干部分，將每一部分需要完成的目標(biāo)功能單獨(dú)描述并驗(yàn)證，在此基礎(chǔ)上再作頂層的整合。進(jìn)行功能劃分后OHCI主機(jī)控制器IP的結(jié)構(gòu)如圖1。主機(jī)控制器功能模塊設(shè)計(jì)主機(jī)系統(tǒng)接口模塊該模塊由兩個(gè)部分組成，主要功能是在主機(jī)系統(tǒng)與OHCI主機(jī)控制器之間建立高速的數(shù)據(jù)通道。按照數(shù)據(jù)傳輸?shù)陌l(fā)起者不同，可以分為HCI主模塊和HCI從模塊，前者負(fù)責(zé)發(fā)起對系統(tǒng)存儲(chǔ)器的讀寫操作，后者負(fù)責(zé)響應(yīng)主機(jī)系統(tǒng)或CPU的讀寫操作。針對不同的SoC（SystemonaChip）片內(nèi)總線，可以在主機(jī)系統(tǒng)接口模塊與片內(nèi)總線之間實(shí)現(xiàn)簡單的膠合邏輯，從而實(shí)現(xiàn)USB主機(jī)控制器IP的重復(fù)使用。狀態(tài)控制模塊（USBStateControl）它是列表處理器層次結(jié)構(gòu)的上層模塊，直接由OHCI寄存器來控制。它實(shí)現(xiàn)了主狀態(tài)機(jī)，可用來觸發(fā)列表處理器中較低層次的狀態(tài)機(jī)。主狀態(tài)機(jī)還可以生成一些控制信號(hào)，以便控制下列操作：傳輸SOF（StartofFrame）標(biāo)示、復(fù)位/恢復(fù)、向系統(tǒng)存儲(chǔ)器中的HCCA（HostControllerCommunicationArea）寫回每微秒的幀序號(hào)等。該模塊還實(shí)現(xiàn)了優(yōu)先級(jí)算法，該算法基于OHCI寄存器決定當(dāng)前需要處理周期性列表還是非周期性列表，如果非周期性列表獲得優(yōu)先權(quán)，它可以確定當(dāng)前應(yīng)該執(zhí)行的傳輸是控制傳輸還是批傳輸。列表處理器模塊它是整個(gè)IP核最關(guān)鍵的控制器，實(shí)現(xiàn)了OHCI規(guī)范規(guī)定的絕大部分協(xié)議。按照OHCI規(guī)范，它有多個(gè)狀態(tài)機(jī)實(shí)現(xiàn)列表服務(wù)流、列表優(yōu)先級(jí)、ED/TD服務(wù)、狀態(tài)寫回、TD撤退等功能。它充當(dāng)一個(gè)控制器，連接HCIMaster和HostSIE，幫助它們在系統(tǒng)存儲(chǔ)器和USB之間實(shí)現(xiàn)數(shù)據(jù)傳輸。它包含4個(gè)子模塊：列表服務(wù)流程模塊、端點(diǎn)描述符服務(wù)流程模塊、傳輸描述符服務(wù)流程模塊以及HCIMaster接口模塊。數(shù)據(jù)FIFO和數(shù)據(jù)FIFO控制模塊數(shù)據(jù)FIFO模塊實(shí)現(xiàn)了一個(gè)寬度為8bit、深度為64byte的FIFO，它的主要作用是同步HostSIE和HCIMaster之間的數(shù)據(jù)傳輸。數(shù)據(jù)FIFO控制模塊實(shí)現(xiàn)了主機(jī)控制器的內(nèi)部數(shù)據(jù)FIFO的方向控制邏輯，以便在USB和系統(tǒng)存儲(chǔ)器間傳輸數(shù)據(jù)。對于INPacket，當(dāng)數(shù)據(jù)從端點(diǎn)接收時(shí)，HostSIE將其存儲(chǔ)在數(shù)據(jù)FIFO中。當(dāng)所有數(shù)據(jù)收到（對GTD/ITD而言）或數(shù)據(jù)FIFO中的數(shù)據(jù)超過一定的門限（≥16byte），TD狀態(tài)機(jī)發(fā)起一個(gè)寫命令通知HCIMaster接口模塊。HCIMaster接口模塊提供寫的起始地址，同時(shí)本模塊提供寫回的字節(jié)數(shù)，觸發(fā)HCIMaster執(zhí)行一個(gè)寫周期。HCIMaster寫操作結(jié)束以后，它將控制返回到TDSF的TD狀態(tài)機(jī)。類似的，對于OUTPacket，TD狀態(tài)機(jī)通知本模塊從系統(tǒng)存儲(chǔ)器讀取數(shù)據(jù)。讀操作的地址和字節(jié)數(shù)由HCIMaster模塊來提供。若數(shù)據(jù)超過16byte，它將通過HCIMaster執(zhí)行多次操作。主機(jī)控制器串行接口引擎模塊本模塊主要用來完成USB規(guī)范中協(xié)議處理部分的功能。它用作主機(jī)控制器的協(xié)議引擎，并且與列表處理器、數(shù)據(jù)FIFO以及OHCI寄存器相連接，此外它還實(shí)現(xiàn)了用來同步HSIE和端口狀態(tài)機(jī)之間接口的控制邏輯。本模塊的數(shù)據(jù)流框圖如圖2所示，圖中HSIE模塊工作在48MHz、打包模塊和拆包模塊工作在12MHz，因此需要異步邏輯在不同的時(shí)鐘域之間實(shí)現(xiàn)同步，為簡單起見，圖中省去了異步邏輯模塊和控制邏輯。在USB數(shù)據(jù)接收期間，D+和D-信號(hào)經(jīng)由差分接收器變成單端字位流，然后經(jīng)由DPLL模塊提取時(shí)鐘和數(shù)據(jù)信息。在HSIE的接收器中實(shí)現(xiàn)了大部分協(xié)議解釋功能，諸如NRZI-NRZ的轉(zhuǎn)變、位填充拆除、同步域檢測、SE0檢測、CRC16計(jì)算、超時(shí)邏輯、串并轉(zhuǎn)換、速度控制等。在拆包模塊中還實(shí)現(xiàn)了狀態(tài)機(jī)來檢測USB的功能是否收到有效的握手信號(hào)。在USB數(shù)據(jù)發(fā)送期間，打包模塊根據(jù)列表處理器的要求確定需要發(fā)送的包類型。有3種類型的包：標(biāo)示，數(shù)據(jù)，握手包。如果是數(shù)據(jù)包，則需要進(jìn)行CRC16校驗(yàn)；如果是標(biāo)示包，則需要進(jìn)行CRC5校驗(yàn)；握手包不需要進(jìn)行CRC校驗(yàn)。打包模塊隨后將字節(jié)流傳送給HSIE的發(fā)送器進(jìn)行同步域添加、并串轉(zhuǎn)換、位填充、NRZ-NRZI轉(zhuǎn)換等工作。限于篇幅，僅介紹其中的關(guān)鍵模塊：時(shí)鐘恢復(fù)和數(shù)據(jù)提取電路以及并行CRC算法。（1）數(shù)字鎖相環(huán)（DigitalPhaseLockLoop，DPLL）由于USB主機(jī)與USB設(shè)備所采用的工作時(shí)鐘完全分離性，唯一的交互信息是USB總線上的字位流，為了正確提取字位流中包含的數(shù)據(jù)信息，必須有一套機(jī)制從接收到的字位流中恢復(fù)時(shí)鐘信息。本文采用一種超前滯后型數(shù)字鎖相環(huán)（LeadLagDPLL）來實(shí)現(xiàn)上述功能。LL-DPLL時(shí)鐘恢復(fù)環(huán)路的原理如圖3。環(huán)路的工作原理如下：數(shù)字鑒相器（DigitalPhaseDetector）比較字位流數(shù)據(jù)Data與本地跟隨時(shí)鐘Clk_out的相位，給出相位誤差信號(hào)LeadPulse和LagPulse。數(shù)字環(huán)路濾波器對相對誤差進(jìn)行平滑濾波，并生成控制數(shù)控振蕩器的控制信號(hào)Deduct和Insert。DCO根據(jù)控制信號(hào)給出的指令，利用內(nèi)部高速振蕩器的產(chǎn)生的時(shí)鐘調(diào)整輸出時(shí)鐘Clk_out的相位，使其跟隨輸入數(shù)據(jù)Data的相位。按照恢復(fù)時(shí)鐘對輸入的字位流進(jìn)行采樣，即可提取數(shù)據(jù)。（2）并行CRC算法為了提高串行數(shù)據(jù)的校驗(yàn)速率，在傳統(tǒng)的串行CRC基礎(chǔ)上，本文提出了一種并行CRC算法，以CRC5為例，該算法的Verilog硬件描述如下：moduleusbh_crc5（ci，d，co）;input［4:0］ci;//上一次輸入數(shù)據(jù)CRC校驗(yàn)值或CRC初值input［10:0］d;//輸入的待校驗(yàn)數(shù)據(jù)output［4:0］co;//本次輸入數(shù)據(jù)的CRC校驗(yàn)輸出assignco［0］=d［10］^d［9］^d［6］^d［5］^d［3］^d［0］^ci［0］^ci［3］^ci［4］;assignco［1］=d［10］^d［7］^d［6］^d［4］^d［1］^ci［0］^ci［1］^ci［4］;assignco［2］=d［10］^d［9］^d［8］^d［7］^d［6］^d［3］^d［2］^d［0］^ci［0］^ci［1］^ci［2］^ci［3］^ci［4］;assignco［3］=d［10］^d［9］^d［8］^d［7］^d［4］^d［3］^d［1］^ci［1］^ci［2］^ci［3］^ci［4］;assignco［4］=d［10］^d［9］^d［8］^d［5］^d［4］^d［2］^ci［2］^ci［3］^ci［4］;endmodule根集線器配置模塊本模塊實(shí)現(xiàn)了針對根集線器部分的OHCI寄存器堆，并為每個(gè)下行端口實(shí)現(xiàn)了一個(gè)狀態(tài)機(jī)以控制端口功能狀態(tài)。根集線器配置模塊可以根據(jù)不同的用戶需求做到端口數(shù)目可配置，最多可配置15個(gè)下行端口，為用戶提供了很大的靈活性。仿真與驗(yàn)證USB是一個(gè)復(fù)雜的系統(tǒng)，包括上層應(yīng)用程序、USB類驅(qū)動(dòng)程序、主機(jī)控制器驅(qū)動(dòng)程序、主機(jī)控制器以及USB設(shè)備，為了對USB主機(jī)控制器進(jìn)行全面的行為級(jí)驗(yàn)證，必須建立相對完整的虛擬驗(yàn)證平臺(tái)。本文的驗(yàn)證工作基于中科院計(jì)算所自行開發(fā)的SoC虛擬驗(yàn)證平臺(tái)，主要驗(yàn)證下述內(nèi)容：（1）主機(jī)控制器IP的OHCI寄存器堆的可編程性；（2）主機(jī)控制器IP與虛擬存儲(chǔ)器之間數(shù)據(jù)傳輸?shù)恼_性；（3）主機(jī)控制器IP內(nèi)部協(xié)議處理部分在不同種類傳輸情況下的正確性，包括幀管理、主狀態(tài)機(jī)在各種條件下的狀態(tài)轉(zhuǎn)換和管理、串行化與反串行化、位填充與位填充拆除、時(shí)鐘和數(shù)據(jù)信號(hào)提取、NRZ和NRZI碼相互轉(zhuǎn)化、中斷處理等；（4）傳輸差錯(cuò)處理，包括CRC校驗(yàn)錯(cuò)、PID校驗(yàn)錯(cuò)、位填充錯(cuò)、傳輸順序錯(cuò)、應(yīng)用程序緩沖區(qū)BufferOverRun和BufferUnderRun錯(cuò)、控制器內(nèi)部數(shù)據(jù)FIFODataOverRun和DataUnderRun錯(cuò)、設(shè)備Babble、設(shè)備超時(shí)錯(cuò)等；（5）根集線器配置部分功能，主要包括下行端口狀態(tài)轉(zhuǎn)換、設(shè)備連接／斷開檢測、端口過流檢測、遠(yuǎn)程喚醒、設(shè)備掛起、USB總線復(fù)位等。主機(jī)控制器IP設(shè)計(jì)使用的硬件描述語言是Verilog。仿真工具使用Cadence公司的NCSIM。邏輯綜合使用Synopsys公司的DesignCompiler。作者在RTL設(shè)計(jì)完成以后在行為級(jí)作仿真。在確定行為正確以后，利用綜合工具作邏輯綜合，形成網(wǎng)表文件和綜合后的時(shí)延估計(jì)（StandardDelayFormat，SDF）文件，然后利用這兩個(gè)文件作門級(jí)仿真。為簡單起見，本文列出綜合后門級(jí)仿真一個(gè)典型Setup交易的波形圖，如圖4所示。圖中USB總線上進(jìn)行的交易為USB總線復(fù)位結(jié)束以后，主機(jī)控制器檢測到根端口1上接入了一個(gè)USB設(shè)備，由根端口作完設(shè)備速度評(píng)估，判斷出接入端口1的虛擬設(shè)備為全速設(shè)備，然后應(yīng)用程序根據(jù)這些信息以及現(xiàn)有系統(tǒng)中USB設(shè)備的相關(guān)信息來設(shè)置當(dāng)前接入的設(shè)備地址，圖中所示波形展示了主機(jī)發(fā)出SetAddress請求以后USB總線上的數(shù)據(jù)線D+和D-的行為以及主機(jī)控制器IP的端口數(shù)據(jù)線的行為。結(jié)論USB主機(jī)控制器IP