EDA技術實用教程-Verilog HDL版學習報告

./可編程邏輯器件與EDA技術學習報告院系：自動化工程學院電子學系專業(yè)：電子信息科學與技術班級：2009級2班姓名：何伍健20EDA技術概述EDA技術及其發(fā)展20世紀70年代,在集成電路制作方面,雙極工藝,MOS工藝已得到廣泛的應用；20世紀80年代,集成電路設計進入了CMOS〔互補場效應管時代；20世紀90年代,集成電路設計工藝進入了超深亞微米階段；21世紀,全方面進入了EDA時代。EDA技術實現(xiàn)目標可編程邏輯器件半定制或全定制ASIC〔1門陣列ASIC〔2標準單元ASIC3.混合ASIC1.3硬件描述語言VerilogHDL1.VHDL2.VerilogHDL3.SystemVerilog和SystemC1.4其他常用HDLVHDL與Verilog相比,有下列優(yōu)勢：1.語法比Verilog嚴謹,通過EDA工具自動語法檢查,易排除許多設計中的疏忽；2.有很好的行為級描述能力和一定的系統(tǒng)級描述能力,而Verilog建模時,行為與系統(tǒng)級抽象及相關描述能力不及VHDL。與Verilog相比,有下列不足：1.VHDL代碼較冗長,在相同邏輯功能描述時,Verilog的代碼比VHDL少許多；2.VHDL對數(shù)據(jù)類型匹配要求過于嚴格,初學時會感到不是很方便,編程耗時也較多；而Verilog支持自動類型轉(zhuǎn)換,初學者容易入門；3.VHDL對版圖級,管子級這些較為低層的描述級別,幾乎不支持,無法直接用于集成電路低層建模。SystemVerilog主要定位于集成電路的實現(xiàn)和驗證流程,并為系統(tǒng)級設計流程提供了強大的能力。SystemC是C++語言的硬件描述擴展,主要用于ESL〔電子系統(tǒng)級建模與驗證。HDL綜合1.從自然語言轉(zhuǎn)換到VerilogHDL語言算法表述,即自然語言綜合；2.從算法表述轉(zhuǎn)換到寄存器輸出級表述,即行為綜合；3.從RTL級表述轉(zhuǎn)換到邏輯門的表述,即邏輯綜合；4.從邏輯門表述轉(zhuǎn)換到版圖級表述,或轉(zhuǎn)換到FPGA的配置網(wǎng)標文件,可稱為版圖綜合或結構綜合。1.6自頂向下的設計技術EDA技術的優(yōu)勢1.大大降低設計成本,縮短設計周期。2.有各類庫的支持。3.簡化了設計文檔的管理。4.日益強大的邏輯設計仿真測試技術。5.設計者擁有完全的自主權,再無受制于人之虞。6.設計語言標準化,開發(fā)工具規(guī)化,設計成果通用性,良好的可移植與可測試性,為系統(tǒng)開發(fā)提供了可靠的保證。7.能將所有設計環(huán)節(jié)納入統(tǒng)一的自頂向下的設計方案中。8.整個設計流程上充分利用計算機的自動設計能力,在各個設計層次上利用計算機完成不同容的仿真模擬,而且在系統(tǒng)板設計結束后仍可利用計算機對硬件系統(tǒng)進行完整全面的測試。EDA設計流程ASIC及其設計流程ASIC設計簡介ASIC設計一般流程簡述常用EDA工具設計輸入編輯器,HDL綜合器,仿真器,適配器和下載器。QuartusII概述IP核軟IP,固IP,硬IP。EDA技術發(fā)展趨勢管窺1.在一個芯片上完成系統(tǒng)級的集成已成為可能。2.可編程邏輯器件開始進入傳統(tǒng)的ASIC市場。3.EDA工具和IP核應用更為廣泛。4.高性能的EDA工具得到長足的發(fā)展,其自動化和智能化程度不斷提高,為嵌入式系統(tǒng)設計提供了功能強大的開發(fā)環(huán)境。5.計算機硬件平臺性能大幅度提高,為復雜的SOC設計提供了物理基礎。二、可編程邏輯器件原理1可編程邏輯器件的發(fā)展歷程與分類1.20世紀70年代,熔絲編程的PROM和PLA器件是最早的可編程邏輯器件；2.20世紀70年代末,對PLA進行了改進,AMD公司推出PAL器件；3.20世紀80年代初,Lattice發(fā)明電可擦寫的,比PAL使用更靈活的GAL器件；4.20世紀80年代中期,Xilinx公司提出現(xiàn)場可編程概念,同時生產(chǎn)出了世界上第一片F(xiàn)PGA器件。同一時期,Altera公司推出了EPLD器件,比GAL器件有更高的集成度,可以用紫外線或電擦除；5.20世紀80年代末,Lattice公司又提出在系統(tǒng)可編程技術,并且推出了一系列具備在系統(tǒng)可編程能力的CPLD器件,將可編程邏輯器件的性能和應用技術推向一個全新的高度；6.進入20世紀90年代后,可編程邏輯集成電路技術進入了飛速發(fā)展時期。器件可用邏輯門數(shù)超過了百萬門,并出現(xiàn)了嵌復雜功能模塊的SOPC。圖2-1PLD按集成度分FPGA和CPLD的結構原理圖2-2MAX3000A系列的單個宏單元結構查找表邏輯結構圖2-3FPGA查找表單元部結構CycloneIII系列器件的結構原理圖2-4CycloneIIILE結構圖FPGA/CPLD的編程與配置圖2-5CPLD編程下載連接圖圖2-6JTAG在線配置FPGA的電路原理圖圖2-7用89S52進行配置三、Verilog語言總結1.Verilog語言的程序結構1.模塊表述2.端口語句,端口信號名和端口模式3.賦值語句與條件操作符4.關鍵字5.標識符6.規(guī)的程序書寫格式7.文件取名和存盤2.Assign語句Assign目標變量名=驅(qū)動表達式；AssignDout=a&b；AssignDout=a&b|c;AssignDout=e&f|d。3.always語句塊Always說明語句在仿真一開始就執(zhí)行,語句后面跟著的過程塊是否運行,要看它的觸發(fā)條件是否滿足,如滿足則運行過程塊一次,再次滿足在運行一次,直到仿真結束。有邊沿觸發(fā)和電平觸發(fā)兩種,一個模塊中可以有多個always塊,并且都是并行運行的。4.阻塞賦值與非阻塞賦值的區(qū)別阻塞賦值：目標變量名=驅(qū)動表達式非阻塞賦值：目標變量名<=驅(qū)動表達式圖3-1例5-6綜合后的RTL電路圖3-2例5-5綜合后的RTL電路5.如何用always語句塊設計組合電路和時序電路邊沿觸發(fā)的always塊常常描述時序行為,如有限狀態(tài)機。如果符合可綜合風格要求,則可通過綜合工具自動地將其轉(zhuǎn)換為寄存器組和門級組合的邏輯結構,而該結構應具有時序所要求的行為。電平觸發(fā)的always塊常常用來描述組合邏輯的行為。如果符合可綜合風格要求,則可通過綜合工具自動地將其轉(zhuǎn)換為表示組合邏輯的門級邏輯結構或帶鎖存器的組合邏輯結構,而該結構應具有所要求的行為。6.如何用always語句設計異步控制和同步控制6.1含異步復位/時鐘使能型觸發(fā)器6.2同步復位型觸發(fā)器7.條件完整的if語句與條件不完整的if語句8.如何實現(xiàn)三態(tài)控制和雙向信號設計三態(tài)控制電路設計圖3-34位三態(tài)控制門電路雙向端口設計圖3-41位雙向端口電路設計之RTL圖QuartusII軟件使用方法1.設計流程步驟1：建立工作庫文件夾步驟2：輸入設計項目原理圖或硬件描述語言步驟3：存盤,注意原理圖或硬件描述語言取名步驟4：創(chuàng)建工程并將設計文件加入工程中步驟5：選擇目標器件步驟6：啟動編譯步驟7：建立仿真波形文件步驟8：仿真測試與分析步驟9：選定工作模式,引腳鎖定并編譯步驟10：編程下載步驟11：硬件測試。2.宏功能模塊定制方法例如：LPM_ROM模塊的設置1.建立.mif或.hex格式文件例如直接編輯法：,或文件編輯法,C軟件生成,專用生成器,匯編器。2.定制〔1打開宏功能塊調(diào)用管理器圖4-1定制新的宏功能塊圖4-2調(diào)用單口LPMRAM〔2設置參數(shù)后,單擊NEXT圖4-3設定RAM參數(shù)圖4-4設定RAM僅輸入時鐘控制圖4-5設定在寫入同時讀出原數(shù)據(jù)：OldData圖4-6設定初始化文件和充許在線編輯圖4-7在原理圖上連接好的RAM模塊3.嵌入式邏輯分析儀的功能和使用方法1打開SignalTapII的編輯窗口圖4-8SignalTapII編輯窗口2調(diào)入待測信號圖4-9輸入邏輯分析儀測試信號3SignalTapII的參數(shù)設置圖4-10SignalTapII編輯窗口4文