xilinx Vivado工具使用技巧

xilinxVivado工具使用技巧綜合屬性在VivadoDesignSuite中，Vivado綜合能夠合成多種類型的屬性。在大多數(shù)情況下，這些屬性具有相同的語法和相同的行為。?如果Vivado綜合支持該屬性，它將使用該屬性，并創(chuàng)建反映已使用屬性的邏輯。?如果工具無法識(shí)別指定的屬性，則Vivado綜合會(huì)將屬性及其值傳遞給生成的網(wǎng)表。1.ASYNC_REGASYNC_REG是影響Vivado工具流中許多進(jìn)程的屬性。此屬性的目的是通知工具寄存器能夠在D輸入引腳中接收相對(duì)于源時(shí)鐘的異步數(shù)據(jù)，或者該寄存器是同步鏈中的同步寄存器。當(dāng)遇到此屬性時(shí)，Vivado綜合會(huì)將其視為DONT_TOUCH屬性，并在網(wǎng)表中向前推送ASYNC_REG屬性。此過程可確保具有ASYNC_REG屬性的對(duì)象未進(jìn)行優(yōu)化，并且流程中稍后的工具會(huì)接收屬性以正確處理它。您可以將此屬性放在任何寄存器上;值為FALSE（默認(rèn)值）和TRUE?？梢栽赗TL或XDC中設(shè)置此屬性。ASYNC_REGVerilogExample：(*ASYNC_REG=“TRUE”*)reg[2:0]sync_regs;2.CLOCK_BUFFER_TYPE在輸入時(shí)鐘上應(yīng)用CLOCK_BUFFER_TYPE以描述要使用的時(shí)鐘緩沖器類型。默認(rèn)情況下，Vivado綜合使用BUFG作為時(shí)鐘緩沖器。支持的值是“BUFG”，“BUFH”，“BUFIO”，“BUFMR”，“BUFR”或“無”。CLOCK_BUFFER_TYPE屬性可以放在任何頂級(jí)時(shí)鐘端口上。它可以在RTL和XDC中設(shè)置。CLOCK_BUFFER_TYPEVerilogExample(*clock_buffer_type=“none”*)inputclk1;CLOCK_BUFFER_TYPEXDCExampleset_propertyCLOCK_BUFFER_TYPEBUFG[get_portsclk]3.FSM_ENCODINGFSM_ENCODING控制狀態(tài)機(jī)上的編碼。通常，Vivado工具會(huì)根據(jù)最適合大多數(shù)設(shè)計(jì)的啟發(fā)式方法為狀態(tài)機(jī)選擇編碼協(xié)議。某些設(shè)計(jì)類型使用特定的編碼協(xié)議可以更好地工作FSM_ENCODING可以放在狀態(tài)機(jī)寄存器上。其合法價(jià)值是“one_hot”，“sequential”，“johnson”，“grey”，“auto”和“none”。“auto”值是默認(rèn)值，允許工具確定最佳編碼?？梢栽赗TL或XDC中設(shè)置此屬性。FSM_ENCODINGExample(Verilog)(*fsm_encoding=“one_hot”*)reg[7:0]my_state;4.KEEP使用KEEP屬性可防止信號(hào)優(yōu)化或被吸收到邏輯塊中的優(yōu)化。此屬性指示綜合工具保持其所處的信號(hào)，并將該信號(hào)放入網(wǎng)表中。例如，如果信號(hào)是2位AND門的輸出，并且它驅(qū)動(dòng)另一個(gè)AND門，則KEEP屬性可用于防止該信號(hào)合并到包含兩個(gè)AND門的較大LUT中。KEEP也常用于時(shí)序約束。如果對(duì)通常會(huì)優(yōu)化的信號(hào)存在時(shí)序約束，KEEP會(huì)阻止該操作，并允許使用正確的時(shí)序規(guī)則KEEPExample(Verilog)(*keep=“true”*)wiresig1;assignsig1=in1&in2;assignout1=sig1&in2;5RAM_STYLERAM_STYLE指示Vivado綜合工具如何推斷內(nèi)存?？山邮艿闹凳牵?block：指示工具推斷RAMB類型組件。?distributed：指示工具推斷LUTRAM。?寄存器：指示工具推斷寄存器而不是RAM。?ultra：指示工具使用UltraScale+?URAM原語。默認(rèn)情況下，該工具根據(jù)啟發(fā)式選擇要推斷的RAM，以便為大多數(shù)設(shè)計(jì)提供最佳結(jié)果。將此屬性放在為RAM聲明的數(shù)組或?qū)哟谓Y(jié)構(gòu)級(jí)別上。?如果設(shè)置了信號(hào)，該屬性將影響該特定信號(hào)。?如果設(shè)置在層次結(jié)構(gòu)級(jí)別上，則會(huì)影響該層次結(jié)構(gòu)級(jí)別中的所有RAM。層次結(jié)構(gòu)的子級(jí)別不受影響。這可以在RTL或XDC中設(shè)置。RAM_STYLEExample(Verilog)(*ram_style=“distributed”*)reg[data_size-1:0]myram[2**addr_size-1:0];6ROM_STYLEROM_STYLE指示綜合工具如何推斷ROM存儲(chǔ)器。可接受的值是：?block：指示工具推斷RAMB類型組件?distributed：指示工具推斷LUTROM。默認(rèn)情況下，該工具根據(jù)啟發(fā)式選擇要推斷的ROM，以便為大多數(shù)設(shè)計(jì)提供最佳結(jié)果。這可以在RTL和XDC中設(shè)置