我與賽靈思FPGA的故事：ZYNQ

我與賽靈思FPGA的故事”：ZYNQ在前面的幾個(gè)例子中，我們經(jīng)常會(huì)看到AXI接口或是總線，那么AXI到底是什么呢？如果你想進(jìn)行系統(tǒng)的了解，可以查閱Xilinx的文檔UG761《AXIReferenceGuide》。這里如文章題目，只是做一個(gè)簡(jiǎn)答的介紹，主要提煉出一些知識(shí)點(diǎn)。大部分是翻譯的那篇文章，有的地方為了表述準(zhǔn)確，直接引用原文。AXI全稱(chēng)AdvancedeXtensibleInterface，是Xilinx從6系列的FPGA開(kāi)始引入的一個(gè)接口協(xié)議，主要描述了主設(shè)備和從設(shè)備之間的數(shù)據(jù)傳輸方式。在ZYNQ中繼續(xù)使用，版本是AXI4，所以我們經(jīng)常會(huì)看到AXI4.0，ZYNQ內(nèi)部設(shè)備都有AXI接口。其實(shí)AXI就是ARM公司提出的AMBA（AdvancedMicrocontrollerBusArchitecture）的一個(gè)部分，是一種高性能、高帶寬、低延遲的片內(nèi)總線，也用來(lái)替代以前的AHB和APB總線。第一個(gè)版本的AXI（AXI3）包含在2003年發(fā)布的AMBA3.0中，AXI的第二個(gè)版本AXI（AXI4）包含在2010年發(fā)布的AMBA4.0之中。AXI協(xié)議具有如下特點(diǎn)：

.總線的地址/控制和數(shù)據(jù)通道是分離的；

.支持不對(duì)齊的數(shù)據(jù)傳輸；

.在突發(fā)數(shù)據(jù)傳輸中只需要首地址；

.同時(shí)具有分離讀/寫(xiě)數(shù)據(jù)通道；

.支持顯著傳輸訪問(wèn)和亂序訪問(wèn)；

.更加容易進(jìn)行時(shí)序收斂AXI4包含三種接口：

.AXI4——Forhigh-performancememory-mappedrequirements.

.AXI4-Lite——Forsimple,low-throughputmemory-mappedcommunication(forexample,toandfromcontrolandstatusregisters).

.AXI4-Stream——Forhigh-speedstreamingdata.從上面的描述可以看出，AXI4協(xié)議相當(dāng)于原來(lái)的AHB協(xié)議，提供高速的系統(tǒng)內(nèi)部互連通道，可以支持burst模式，主要用于處理器訪問(wèn)存儲(chǔ)等需要高速數(shù)據(jù)的場(chǎng)合；AXI4-Lite為外設(shè)童工單個(gè)數(shù)據(jù)傳輸，相當(dāng)于原來(lái)的APB協(xié)議，用于訪問(wèn)一些低速外設(shè)；AXI4-Stream接口就像FIFO一樣，數(shù)據(jù)傳輸?shù)臅r(shí)候不需要地址，而是主從設(shè)備直接連續(xù)讀寫(xiě)數(shù)據(jù)，主要用于如視頻、高速AD、PCIe、DMA接口等需要高速數(shù)據(jù)傳輸?shù)膱?chǎng)合，跟Xilinx原來(lái)的LocalLink協(xié)議類(lèi)似。AXIInterconnect

AXI協(xié)議嚴(yán)格的講是一個(gè)點(diǎn)對(duì)點(diǎn)的主從接口協(xié)議，當(dāng)多個(gè)外設(shè)需要互相交互數(shù)據(jù)時(shí)，我們需要加入一個(gè)AXIInterconnect模塊，也就是AXI互聯(lián)矩陣，作用是提供將一個(gè)或多個(gè)AXI主設(shè)備連接到一個(gè)或多個(gè)AXI從設(shè)備的一種交換機(jī)制（有點(diǎn)類(lèi)似于交換機(jī)里面的交換矩陣）。Xilinx為我們提供了實(shí)現(xiàn)這種互聯(lián)矩陣的IP核axi_interconnect_1，在前面的例子中，我們?cè)赬PS中可以看到。這個(gè)IP核最多可以支持16個(gè)主設(shè)備、16個(gè)從設(shè)備，如果需要更多的接口，可以多加入幾個(gè)IP核。關(guān)于AXIInterconnect更多的知識(shí)，可參考Xilinx官方文檔DS768。AXI4和AXI4-Lite接口包含5個(gè)不同的通道：

.ReadAddressChannel

.WriteAddressChannel

.ReadDataChannel

.WriteDataChannel

.WriteResponseChannel其中每個(gè)通道都是一個(gè)獨(dú)立的AXI握手協(xié)議。下面兩個(gè)圖分別顯示了讀和寫(xiě)的模型：ZYNQ中的AXI接口共有9個(gè)，主要用于PS與PL的互聯(lián)，包含以下三個(gè)類(lèi)型：

.AXI_ACP接口，是ARM多核架構(gòu)下定義的一種接口，中文翻譯為加速器一致性端口，用來(lái)管理DMA之類(lèi)的不帶緩存的AXI外設(shè)，PS端是Slave接口。

.AXI_HP接口，是高性能/帶寬的AXI3.0標(biāo)準(zhǔn)的接口，總共有四個(gè)，PL模塊作為主設(shè)備連接。主要用于PL訪問(wèn)PS上的存儲(chǔ)器（DDR和On-ChipRAM）

.AXI_GP接口，是通用的AXI接口，總共有四個(gè)，包括兩個(gè)32位主設(shè)備接口和兩個(gè)32位從設(shè)備接口。其實(shí)，在具體設(shè)計(jì)中我們往往