同步復位信號如何跨時鐘域_第1頁
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文檔簡介

同步復位信號如何跨時鐘域XPM_CDC還提供了XPM_CDC_SYNC_RST用于處理同步復位信號的跨時鐘域情形。這種情況下，該復位信號通常由用戶邏輯在某個時鐘域（例如clk_tx）下生成，提供給另一個時鐘域（例如clk_rx）作為同步復位信號使用。與XPM_CDC_ASYNC_RST的差別在于：XPM_CDC_ASYNC_RST的目的是異步復位信號同步釋放，即僅在釋放（Deassert）時復位信號與接收時鐘同步；而XPM_CDC_SYNC_RST則要求在激活（Assert）和釋放（Deassert）時該復位信號都要與接收時鐘同步。為了達到此目標，要求復位信號的有效寬度可以保證復位信號有效時接收時鐘能穩(wěn)定地采樣到有效值至少兩次。XPM_CDC_SYNC_RST的Verilog代碼如下圖所示。代碼第16行參數(shù)DEST_SYNC_FF取值范圍為2~10的整數(shù)，定義了級聯(lián)寄存器的個數(shù)；INIT取值為0或1，定義了這些級聯(lián)寄存器的初始值；INIT_SYNC_FF取值為0或1，用于指定仿真時這些初始值是否生效，為1時生效；SIM_ASSERT_CHK取值為0或1，用于顯示仿真時給出的信息，為1時，將這些信息打印在仿真的log文件里。我們將這些參數(shù)設(shè)置如下進行仿真：DEST_SYNC_FF=4INIT=0INIT_SYNC_FF=1SIM_ASSERT_CHK=1如果在復位信號有效時，接收時鐘未能穩(wěn)定地采樣到至少兩次，如下圖所示情形，那么仿真時就好給出相應的信息。

滿足上述條件時，仿真結(jié)果如下：從綜合結(jié)果來看，本質(zhì)上這就是一個級聯(lián)觸發(fā)器電路，如下圖所示。觸發(fā)器的初始值由參數(shù)INIT決定，同時對這些級聯(lián)觸發(fā)器也設(shè)置了屬性ASYNC_REG。從布線結(jié)果來看，由于屬性ASYNC_REG的作用，工具會將這4個觸發(fā)器放置在一個SLICE內(nèi)，如下圖所示。對于7系列FPGA，建議級聯(lián)觸發(fā)器的個數(shù)控制在8以內(nèi)（包含8），因為7系列FPGA每個SLICE內(nèi)有8個觸發(fā)器。如果級聯(lián)觸發(fā)器個數(shù)大于8，例如為10，工具會將其放置在豎直方向相鄰的兩個SLICE內(nèi)。對于UltraScale系列

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