FPGA-PCB協(xié)同設(shè)計(jì)模塊

FPGA-PCB協(xié)同設(shè)計(jì)模塊如今，F(xiàn)PGA功能強(qiáng)大且管腳數(shù)目極大，可為工程師提供大量機(jī)會(huì)來(lái)提升特性和功能，同時(shí)還能降低產(chǎn)品成本。隨著復(fù)雜度增加，將這些器件集成到印刷電路板也成為了一項(xiàng)嚴(yán)峻的挑戰(zhàn)。數(shù)百個(gè)邏輯信號(hào)需映射到器件的物理管腳輸出，同時(shí)還需保持設(shè)計(jì)的電氣完整性。FPGA復(fù)雜度增加也需要高級(jí)合成技術(shù)，如此才能更快達(dá)到時(shí)序收斂，最大程度地減少設(shè)計(jì)變更的影響以及解決特定應(yīng)用要求。通過(guò)使用可選的FPGA-PCB優(yōu)化技術(shù)，即將HDL合成和先進(jìn)的FPGA-PCBI/O優(yōu)化添加到PADSProfessional中，便可應(yīng)對(duì)這些挑戰(zhàn)。HDL設(shè)計(jì)環(huán)境和PCB上物理實(shí)施之間的這一接口大大縮短了產(chǎn)品的上市時(shí)間，降低了制造成本。直觀的邏輯合成環(huán)境包括先進(jìn)的優(yōu)化技術(shù)、屢獲殊榮的時(shí)序分析和先進(jìn)的推論技術(shù)，適用于與供應(yīng)商無(wú)關(guān)的設(shè)計(jì)中，可加快產(chǎn)品上市時(shí)間、消除設(shè)計(jì)缺陷以及提供極佳的結(jié)果質(zhì)量(QoR)。

FPGAI/O可優(yōu)化管腳分配，從而提高布通率和信號(hào)完整性。主要優(yōu)勢(shì)：

■通過(guò)采用并行流程縮短總設(shè)計(jì)時(shí)間

■通過(guò)消除PCB信號(hào)層降低PCB制造成本

■消除由于PCB上的過(guò)期FPGA符號(hào)所導(dǎo)致的PCB重新設(shè)計(jì)

■采用高速性能優(yōu)化

■消除與創(chuàng)建和維護(hù)用于PCB原理圖的FPGA符號(hào)相關(guān)的成本FPGAI/OOptimization

流程集成

I/O優(yōu)化與PADSProfessional設(shè)計(jì)流程緊密集成，在項(xiàng)目的任何階段均可訪問(wèn)。原理圖、PCBLayout和FPGA數(shù)據(jù)庫(kù)始終保持同步，以便用戶控制項(xiàng)目的設(shè)計(jì)數(shù)據(jù)流。另外，原理圖用戶可決定何時(shí)將FPGA數(shù)據(jù)（新數(shù)據(jù)或更新數(shù)據(jù)）傳輸?shù)絇CB設(shè)計(jì)。在PCB布局或布線開始前，I/O優(yōu)化可使用PADS項(xiàng)目數(shù)據(jù)進(jìn)行疊層規(guī)劃以及優(yōu)化初始分配。用戶可將結(jié)果導(dǎo)出到Layout，并在項(xiàng)目級(jí)別或企業(yè)庫(kù)級(jí)別管理FPGA元件。信號(hào)和管腳分配

要手動(dòng)將數(shù)百個(gè)HDL信號(hào)分配到FPGA管腳，同時(shí)仍嚴(yán)格遵守FPGA供應(yīng)商規(guī)則，這一過(guò)程難度可能很大。為簡(jiǎn)化這一流程，PADSProfessional提供簡(jiǎn)單易用的功能，以便進(jìn)行自動(dòng)分配、信號(hào)標(biāo)準(zhǔn)監(jiān)督、簡(jiǎn)單拖放分配、支持操作對(duì)象集以及動(dòng)態(tài)篩選。總之，其可簡(jiǎn)化信號(hào)管腳分配操作流程。每次管腳分配更改均通過(guò)FPGA-PCB流程管理，無(wú)論更改了哪些地方，均可保持一致。自動(dòng)化元件和符號(hào)生成

由于FPGA器件自身的性質(zhì)，因此需要不同的符號(hào)生成流程方法。在項(xiàng)目生命周期內(nèi)，F(xiàn)PGA邏輯通常要更改數(shù)次，而符號(hào)必須與這些更改保持一致。該高級(jí)PADS模塊功能強(qiáng)大，不僅可讓您輕松、快捷且無(wú)誤地創(chuàng)建符號(hào)，而且仍可完全控制符號(hào)創(chuàng)建流程。相比于手動(dòng)符號(hào)創(chuàng)建，時(shí)間從數(shù)小時(shí)或數(shù)天降到了數(shù)分鐘。疊層規(guī)劃

PCB設(shè)計(jì)流程的一個(gè)重要階段是元器件布局及其在PCB布局上的方向。您可在PCBLayout流程開始前或流程中進(jìn)行疊層規(guī)劃。如此一來(lái)，工程師和設(shè)計(jì)人員就具有明顯優(yōu)勢(shì)，可在項(xiàng)目的最初階段進(jìn)行FPGA管腳分配更改、優(yōu)化元器件布局和方向、縮短飛線以及減少飛線交互。FPGA多實(shí)例和優(yōu)化

大多數(shù)情況下，同一個(gè)FPGA器件在不同項(xiàng)目甚至一個(gè)項(xiàng)目中都具有不同的邏輯功能。在項(xiàng)目開發(fā)期間，PADSProfessionalI/O優(yōu)化可自動(dòng)支持這些情況。物料清單報(bào)告中列出了不同功能符號(hào)表示的FPGA以及供應(yīng)商元件編號(hào)?；旧蠠o(wú)法成功手動(dòng)執(zhí)行兩個(gè)或多個(gè)FPGA器件之間的連接優(yōu)化。不過(guò)使用這個(gè)高級(jí)PADSProfessional模塊，優(yōu)化算法即可評(píng)估所有可能的連接組合，從而獲得最佳互連。此外，還可以最大程度地減少初始分配中產(chǎn)生的網(wǎng)絡(luò)交互，提高布線完成率。FPGASynthesis

高級(jí)優(yōu)化算法

一套獨(dú)特的優(yōu)化算法可自動(dòng)將特定優(yōu)化集中在最有可能妨礙整體性能的設(shè)計(jì)領(lǐng)域，例如有限狀態(tài)機(jī)(FSM)、跨層次結(jié)構(gòu)路徑以及具有過(guò)高組合邏輯的路徑。這些算法可提供自動(dòng)化的啟發(fā)式方法，從而交付更小更快的設(shè)計(jì)，而無(wú)需迭代人工介入。RTL和技術(shù)原理圖查看器

編譯設(shè)計(jì)時(shí)，可使用通用門進(jìn)行創(chuàng)建并以RTL原理圖形式查看。合成后，使用反映該數(shù)據(jù)庫(kù)的技術(shù)原理圖創(chuàng)建技術(shù)映射數(shù)據(jù)庫(kù)。原理圖查看器可協(xié)助您了解如何解讀RTL并將其映射到目標(biāo)FPGA技術(shù)中。供應(yīng)商不相關(guān)性

與供應(yīng)商無(wú)關(guān)的合成可支持Altera、Lattice、Microsemi和Xilinx的器件。因此，您可使用相同的HDL設(shè)計(jì)源文件和約束將任意器件作為目標(biāo)對(duì)象并獲取合成網(wǎng)表，將其通過(guò)適當(dāng)?shù)墓?yīng)商工具用于布局布線。此供應(yīng)商不相關(guān)性使用戶可以輕松將任意FPGA器件重新作為目標(biāo)對(duì)象并分析結(jié)果，從而找到最適合您設(shè)計(jì)的FPGA器件。

在與供應(yīng)商無(wú)關(guān)的環(huán)境中使用高級(jí)合成技術(shù)，針對(duì)每種FPGA器件實(shí)現(xiàn)特定的架構(gòu)優(yōu)化。支持所有器件

除支持四大FPGA供應(yīng)商的FPGA器件外，PADSFPGA-PCB協(xié)同設(shè)計(jì)模塊還全面支持AlteraQuartusII、LatticeDiamond和ispLEVER、MicrosemiLibero和Designer以及XilinxISE和Vivado等FPGA供應(yīng)商工具。簡(jiǎn)化約束流程

為適應(yīng)當(dāng)今高度復(fù)雜的FPGA設(shè)計(jì)流程，需要支持各種約束源，包括HDL代碼、SDC文件和工具中的全局約束集等特定約束源。請(qǐng)務(wù)必指定時(shí)鐘頻率、輸入／輸出延遲和時(shí)序異常（如：合成中的多循環(huán)和偽路徑）等共同時(shí)序約束，以此確保從合成中獲取最佳結(jié)果。門控時(shí)鐘轉(zhuǎn)換

ASIC設(shè)計(jì)人員通常使用門控時(shí)鐘進(jìn)行功率管理和其他操作。但映射到FPGA時(shí)，這些門控時(shí)鐘會(huì)導(dǎo)致較大的時(shí)鐘偏移、創(chuàng)建假信號(hào)以及阻礙時(shí)序分析。門控時(shí)鐘使用FPGA中適當(dāng)?shù)膯⒂眯盘?hào)自動(dòng)進(jìn)行轉(zhuǎn)換。DSP和RAM推論優(yōu)化

當(dāng)今的高級(jí)FPGA器件除常規(guī)邏輯模塊外還包含DSP和RAM嵌入式模塊。這樣一來(lái)，合成工具可了解各種RTL編碼樣式，將其映射到適當(dāng)?shù)腄SP或RAM模塊，從而充分利用資源并獲得最佳性能。PADSProfessionalFPGA-PCB協(xié)同設(shè)計(jì)模塊具有先進(jìn)的推論和優(yōu)化功能，可以最大限度地利用嵌入式資