畢業(yè)：基于eda技術(shù)的交通燈設(shè)計(jì)畢業(yè)

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畢業(yè)：基于eda技術(shù)的交通燈設(shè)計(jì)畢業(yè)（完整版）資料(可以直接使用，可編輯優(yōu)秀版資料，歡迎下載）1EDA技術(shù)及VHDL語言介紹1.1概述EDA是電子設(shè)計(jì)自動(dòng)化（ElectronicDesignAutomation）縮寫，是90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測(cè)試）和CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來的。EDA技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語言HDL（HardwareDescriptionlanguage）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。也就是說，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過程就是將電路的高級(jí)語言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件FPGA/CPLD相映射的網(wǎng)表文件。

適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JED文件。適配所選定的目標(biāo)器件（FPGA/CPLD芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。

硬件描述語言HDL是相對(duì)于一般的計(jì)算機(jī)軟件語言，如：C、PASCAL而言的。HDL語言使用與設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計(jì)者可利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。目前，就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。[1]1.2EDA技術(shù)EDA技術(shù)的發(fā)展與應(yīng)用電子設(shè)計(jì)技術(shù)的核心就是EDA技術(shù)，EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。EDA技術(shù)已有30年的發(fā)展歷程，大致可分為三個(gè)階段。70年代為計(jì)算機(jī)輔助設(shè)計(jì)(CAD)階段，人們開始用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代了手工操作。80年代為計(jì)算機(jī)輔助工程(CAE)階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線，PCB后分析。90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化(EDA)階段。EDA技術(shù)的基本特征EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介紹與EDA基本特征有關(guān)的幾個(gè)概念。

第一，“自頂向下”的設(shè)計(jì)方法10年前，電子設(shè)計(jì)的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。

高層次設(shè)計(jì)是一種“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐贰Ｓ捎谠O(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。

第二，ASIC設(shè)計(jì)現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個(gè)電子系統(tǒng)可能由數(shù)萬個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用ASIC芯片進(jìn)行設(shè)計(jì)。ASIC按照設(shè)計(jì)方法的不同可分為全定制ASIC、半定制ASIC和可編程ASIC（也稱為可編程邏輯器件）。

設(shè)計(jì)全定制ASIC芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由IC廠家去進(jìn)行掩模制造，做出產(chǎn)品。這種設(shè)計(jì)方法的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點(diǎn)是開發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量產(chǎn)品開發(fā)。

半定制ASIC芯片的版圖設(shè)計(jì)方法分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡(jiǎn)化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間。

可編程邏輯芯片與上述掩模ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期。可編程邏輯器件自70年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個(gè)發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達(dá)200萬門/片，它將掩模ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩模ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。

上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。

第三，EDA系統(tǒng)框架結(jié)構(gòu)EDA系統(tǒng)框架結(jié)構(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如Cadence公司的DesignFramework，Mentor公司的FalconFramework，而且這些框架結(jié)構(gòu)都遵守國(guó)際CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)?？蚣芙Y(jié)構(gòu)能將來自不同EDA廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。EDA技術(shù)的基本設(shè)計(jì)方法EDA技術(shù)的每一次進(jìn)步,都引起了設(shè)計(jì)層次上的一次飛躍,物理級(jí)設(shè)計(jì)主要指IC版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對(duì)電子工程師沒有太大的意義，因此本文重點(diǎn)介紹電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)。第一，電路級(jí)設(shè)計(jì)電路級(jí)設(shè)計(jì)工作流程：電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù)，首先確定設(shè)計(jì)方案，并選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖。接著進(jìn)行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。在進(jìn)行系統(tǒng)仿真時(shí)，必須要有元件模型庫(kù)的支持，計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號(hào)源和示波器。這一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行PCB板的自動(dòng)布局布線。在制作PCB板之前還可以進(jìn)行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。后仿真主要是檢驗(yàn)PCB板在實(shí)際工作環(huán)境中的可行性。

由此可見，電路級(jí)的EDA技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開發(fā)時(shí)間，降低了開發(fā)成本。

第二，系統(tǒng)級(jí)設(shè)計(jì)進(jìn)入90年代以來，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。然而，電路級(jí)設(shè)計(jì)本質(zhì)上是基于門級(jí)描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入、仿真和分析、設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢(shì)，一種高層次的電子設(shè)計(jì)方法，也即系統(tǒng)級(jí)設(shè)計(jì)方法，應(yīng)運(yùn)而生。

高層次設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無須通過門級(jí)原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計(jì)算機(jī)，EDA系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設(shè)計(jì)只是定義系統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。首先，工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。其次，輸入VHDL代碼，這是高層次設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。第三步是，將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。第四步是進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來說，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。第五步是，利用綜合器對(duì)VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件,這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫(kù)支持下才能完成。第六步是，利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這一仿真步驟。第七步是利用適配器將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第八步是在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：(1)適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；(2)適配后的仿真模型；(3)器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后的時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求；最后一步是將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA或CPLD中。如果是大批量產(chǎn)品開發(fā)，則通過更換相應(yīng)的廠家綜合庫(kù)，輕易地轉(zhuǎn)由ASIC形式實(shí)現(xiàn)。綜上所述，EDA技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世。廣大電子工程人員掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計(jì)效率的需要，更是我國(guó)電子工業(yè)在世界市場(chǎng)上生存、競(jìng)爭(zhēng)與否的關(guān)鍵。[2]1.第一，.從目前的EDA技術(shù)來看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。中國(guó)EDA市場(chǎng)已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是PCB制板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員開發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要引進(jìn)和學(xué)習(xí)一些最新的EDA技術(shù)。

在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。要大力推進(jìn)制造業(yè)信息化，積極開展計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助工程（CAE）、計(jì)算機(jī)輔助工藝（CAPP）、計(jì)算機(jī)機(jī)輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計(jì)劃（MRPII）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造”，便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。開展“數(shù)控化”工程和“數(shù)字化”工程。自動(dòng)化儀表的技術(shù)發(fā)展趨勢(shì)的測(cè)試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測(cè)量、控制、通信與計(jì)算機(jī)（M3C）結(jié)構(gòu)。在ASIC和PLD設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方面發(fā)展。第二，外設(shè)技術(shù)與EDA工程相結(jié)合的市場(chǎng)前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。中國(guó)自1995年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動(dòng)系列設(shè)計(jì)活動(dòng)以應(yīng)對(duì)亞太地區(qū)其它EDA市場(chǎng)的競(jìng)爭(zhēng)。在EDA軟件開發(fā)方面，目前主要集中在美國(guó)。但各國(guó)也正在努力開發(fā)相應(yīng)的工具。日本、韓國(guó)都有ASIC設(shè)計(jì)工具，但不對(duì)外開放。中國(guó)華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來會(huì)有更多更好的設(shè)計(jì)工具在各地開花并結(jié)果。據(jù)最新統(tǒng)計(jì)顯示，中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年夏合增長(zhǎng)率分別達(dá)到了50%和30%。[3]

EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高，設(shè)計(jì)工具趨于完美的地步。EDA市場(chǎng)日趨成熟，但我國(guó)的研發(fā)水平仍很有限，尚需迎頭趕上。1.3硬件描述語言VHDLVHDL的簡(jiǎn)介硬件描述語言（HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè)32位的加法器，利用圖形輸入軟件需要輸人500至1000個(gè)門，而利用VHDL語言只需要書寫一行“A＝B＋C”即可。而且VHDL語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語言，如ABEL、HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國(guó)國(guó)防部正式推出了高速集成電路硬件描述語言VHDL，1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)（IEEESTD－1076）。

VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級(jí)。寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件俄語言的功能，整個(gè)自頂向下或由底向上的電路設(shè)計(jì)過程都可以用VHDL來完成。VHDL還具有以下優(yōu)點(diǎn)：（1）VHDL的寬范圍描述能力使它成為高層進(jìn)設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。（2）VHDL可以用簡(jiǎn)潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯艄設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。（3）VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。（4）VHDL是一個(gè)標(biāo)準(zhǔn)語言，為眾多的EDA廠商支持，因此移植性好。用VHDL語言編程實(shí)現(xiàn)數(shù)字電子系統(tǒng)硬件設(shè)計(jì)容易做到技術(shù)共享。他人用VHDL語言實(shí)現(xiàn)了IP模塊和軟核（softcore），程序包（package）和設(shè)計(jì)庫(kù)（library）很容易移植到自己的系統(tǒng)設(shè)計(jì)中。許多設(shè)計(jì)不用從頭開始，少花錢辦快事，縮短產(chǎn)品設(shè)計(jì)周期，加速產(chǎn)品更新，提高設(shè)計(jì)效益，這也是VHDL語言得到廣泛應(yīng)用的重要原因。值得指出的是：Verilog－HDL等硬件描述語言獲得較為廣泛的應(yīng)用。但最適合于用CPLD＆VHDL等器件實(shí)現(xiàn)數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語言當(dāng)屬于VHDL。