集成電路設(shè)計(jì)

集成電路課程設(shè)計(jì)姓

名：吳

超學(xué)

號：080260229指導(dǎo)老師：韓

良哈爾濱工業(yè)大學(xué)（威海）1、課程設(shè)計(jì)的目的和意義集成電路課程設(shè)計(jì)是一門培養(yǎng)學(xué)生集成電路設(shè)計(jì)能力的專業(yè)實(shí)踐課程。目的是培養(yǎng)學(xué)生對先修課程尤其是集成電路設(shè)計(jì)原理課程中所學(xué)到的有關(guān)知識和技能的綜合運(yùn)用能力以及集成電路設(shè)計(jì)軟件工具的使用，掌握微電子技術(shù)人員所需的基本理論和技能，為進(jìn)一步學(xué)習(xí)碩士有關(guān)專業(yè)課程和日后從事集成電路設(shè)計(jì)工作打下基礎(chǔ)。此課程設(shè)計(jì)在學(xué)生對所學(xué)知識的綜合，認(rèn)識并熟練使用集成電路相關(guān)軟件，熟練集成電路設(shè)計(jì)的技能及規(guī)則等方面有重要意義。通過此設(shè)計(jì)使學(xué)生對集成電路設(shè)計(jì)有初步的認(rèn)識。2、課程設(shè)計(jì)的內(nèi)容1、版圖提取原版圖：首先對器件進(jìn)行標(biāo)號。進(jìn)行此步驟時(shí)要分清P管和N管。最好是對P管用奇數(shù)進(jìn)行標(biāo)注，對N管用偶數(shù)進(jìn)行標(biāo)注。便于區(qū)分。然后從1號管開始，逐個將每個管子的柵極，漏源極進(jìn)行連接。對于某些連到較遠(yuǎn)地方的金屬連線，不方便連線時(shí)，可以先用A、B、C...進(jìn)行標(biāo)注，待以后器件數(shù)目多了后再進(jìn)行連接。待所有器件連線都已連完，對所畫電路圖進(jìn)行調(diào)整。在調(diào)整中要注意“并聯(lián)性”，即上面有P管則下面有N管與之對應(yīng)。同時(shí)結(jié)合以前所學(xué)的反相器、鎖存器的結(jié)構(gòu)，對器件的位置進(jìn)行調(diào)整。使電路圖更直觀、簡潔。最后，測量每個管子的寬長比，并填到器件的屬性中。NMOS管填nch；PMOS管填pch；NMOS管填gnd!；PMOS管填vdd!注意事項(xiàng)：①要注意確保每個器件連接正確，防止出現(xiàn)少連，錯連情況②注意分清P管N管，一邊于分析電路的結(jié)構(gòu)③測量尺寸時(shí)，要將版圖放大到足夠大，以防止由于標(biāo)尺起點(diǎn)位置不準(zhǔn)確造成誤差所提取電路圖：2、生成LVS文件1°創(chuàng)建自己的目錄進(jìn)入到kecheng目錄下的lvs目錄（方法：Termianl窗口中，在kecheng下鍵入cd

lvs），創(chuàng)建自己的目錄，mkdirwuchao3，此時(shí)已經(jīng)創(chuàng)建完自己的目錄wuchao3.2°導(dǎo)入rule文件、.cdl文件、.gds文件.cdl文件代表了電路圖信息，.gds文件代表了版圖信息。導(dǎo)入rule文件：輸入cp../lvs.rul.便可以把rule文件導(dǎo)入到自己建立的文件夾中；導(dǎo)入.cdl文件：在icfb窗口選擇File下拉菜單中export中的CDL，點(diǎn)擊librarybrowser，找到自己的電路圖。把netlist改稱成x136.cdl，便于找到自己的文件。RunDirectory中填入自己剛建立的文件夾，即./lvs/wuchao3。導(dǎo)入.gds文件：方法和搞到.cdl差不多，但此時(shí)導(dǎo)出的是版圖。修改lvs.rul文件：在Terminal窗口你做LVS的目錄下鍵入：vilvs.rul，此時(shí)進(jìn)入了編輯狀態(tài)。輸入“：wq”保存并退出。3°生成LVS文件：在wuchao3目錄下鍵入如下內(nèi)容LOGLVS：cirx196.cdl

：conx196：sum

：x

此時(shí)會顯示有N管18個P管18個。繼續(xù)輸入：PDRACULA：/getlvs.rul：/f./此時(shí)LVS文件生成成功輸入vilvs.lvs就可以查看自己所提電路于版圖匹配情況。如圖：修改電路圖：根據(jù)LVS文件給出的信息，修改電路中不匹配的地方，注意尺寸標(biāo)注不對也要進(jìn)行更改。知道最后匹配完全通過為止。注意事項(xiàng)：①生成LVS文件時(shí)是在自己所見目錄下完成的，否則提示找不到文件；②導(dǎo)出.cdl文件.gds文件時(shí)，如果出現(xiàn)錯誤，可以看si.log文件。查找錯誤信息。3、電路分析此電路圖與大量與非門構(gòu)成，同時(shí)輸出的結(jié)果返回到輸入與J、K、CLK相互作用，是一個JK觸發(fā)器結(jié)構(gòu)。CKJKQQN↓00Qn-1QNn-1↓1010↓0101↓11

電路功能:從結(jié)構(gòu)與真值表可以看出，這是一個下降沿觸發(fā)的JK觸發(fā)器。4、仿真在design中將所提取電路圖創(chuàng)建一個cell，另建一個新電路設(shè)計(jì)文件，將所創(chuàng)建cell導(dǎo)入。創(chuàng)建外接電源與激勵，并修改激勵的電壓，脈沖參數(shù)。進(jìn)入仿真環(huán)境設(shè)定仿真結(jié)束時(shí)間，選擇要觀察波形的端口，開始仿真。注意事項(xiàng)：要選擇合適的周期參數(shù)，使各個脈沖可以明顯的表示出相對關(guān)系；仿真電路圖：波形圖：5、繪制版圖及DRC在draw文件夾下創(chuàng)建一個繪圖文件，測量原版圖的尺寸，變?yōu)?/2后在新文件中畫圖。畫完后進(jìn)行DRC檢測，修改版圖的尺寸間距，直到完全符合。注意事項(xiàng)：①測量時(shí)要放大到足夠大，防止尺寸出現(xiàn)誤差②要分清不同的圖層，不要選錯③注意器件相對位置所畫版圖：注意：在進(jìn)行DRC檢驗(yàn)時(shí)要注意保存，否則檢驗(yàn)無效DRC檢驗(yàn)結(jié)果：6、生成版圖LVS從cfb對話框中，在自己原先創(chuàng)建的文件夾wuchao3中導(dǎo)入所畫電路圖與版圖（方法同生成電路LVS）。輸入命令（同前面），用vi打開lvs文件，查看所畫版圖與電路匹配情況。找出不匹配的期間，根據(jù)電路圖進(jìn)行修改，直到所畫版圖與電路圖相符。LVS文件：三、總結(jié)集成電路在當(dāng)今社會中有著越來越重要的作用。作為一名微電子專業(yè)的學(xué)生，掌握必要的集成電路設(shè)計(jì)應(yīng)用軟件，了解設(shè)計(jì)過程是十分有必要的。通過兩周的學(xué)習(xí)與設(shè)計(jì)，我對集成電路設(shè)計(jì)知識及設(shè)計(jì)軟件的使用有了更深刻的認(rèn)識。同時(shí)通過對集成電路設(shè)計(jì)軟件的使用總結(jié)了很多經(jīng)驗(yàn)。首先對知識的掌握要牢固、深刻。集成電路知識是集成電路設(shè)計(jì)的基本要求。這涉及到工藝、電路等方方面面的知識。要學(xué)會總結(jié)這些知識，并應(yīng)用到實(shí)際的設(shè)計(jì)中。其次要養(yǎng)成良好的設(shè)計(jì)習(xí)慣。集成電路設(shè)計(jì)要大量運(yùn)用軟件來完成。良好的使用軟件習(xí)慣可以加快設(shè)計(jì)速度，避免出錯。例如，多注意保存已