基于ARM核心的STM32F103VCT6微控制器設(shè)計的簡易數(shù)碼相機

三角波、方波和鋸齒波等，因此多波形信號發(fā)生器的應(yīng)用十分廣泛。傳統(tǒng)的波形發(fā)生器多采用模擬分立元件實現(xiàn)，產(chǎn)生的波形種類要受到電路硬件的限制，體積大，靈活性能指標都達到了一個新的水平。現(xiàn)場可編程門陣列器件具有容量大、運算速度快、現(xiàn)場可編程等優(yōu)點，使得許多復(fù)雜的電路有了新的實現(xiàn)途徑，越來越被廣泛地應(yīng)用到基于FPGA配合相應(yīng)外圍器件實現(xiàn)多波形信號發(fā)生器，電路結(jié)構(gòu)簡單、易于擴展，具有極大的靈活性和方便性。實現(xiàn)的多波形發(fā)生器可產(chǎn)生正弦波、三角波、鋸齒波和方波設(shè)計一基于FPGA的多波形發(fā)生器。設(shè)計?目標為，可以實現(xiàn)穩(wěn)定的正DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一data或相位步進量）。相位累加器山N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的2進制碼進行累加運算，是典型的反饋電路，產(chǎn)生電路實質(zhì)上是一個波形寄存器，以供查表使用。讀出的數(shù)據(jù)送入D/A轉(zhuǎn)換器和低通濾波器。市場上U前專用的DDS芯片種類比較多，雖然他們輸入已經(jīng)固定，當需要一個變化靈活的頻率或相位時，可能無法通過這些輸入信息達的要求。同樣波形是和頻率、相位有關(guān)系的，因此也可以通過修改ROH中的波形數(shù)據(jù)來實現(xiàn)比較靈活的頻率和相位要求。另外專用DDS芯片的功耗大，價格高，相比而言FLEX10K器件還提供了可供選擇的時鐘鎖定和時鐘自舉電路，這兩種電路中均含有用來提高設(shè)計速度和減少資源占用的鎖相環(huán)，可以支持高速設(shè)計。通過MAX+PLUSI或者QUARTUS軟件可以調(diào)用FPGA的內(nèi)部模塊或者VHDL語言設(shè)訃電路，使電路的設(shè)字化結(jié)構(gòu)便于集成，輸出相位連續(xù)，頻率、相位、幅度都可以實現(xiàn)程控，通過更換波形數(shù)據(jù)可以輕易實現(xiàn)任意波形功能。總的來說，新一代的直接數(shù)字頻率合成器采用全換快。直接數(shù)字頻率合成是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，其頻率轉(zhuǎn)換時間主要山字（即累加器累加步長），而不需改變原有的累加值，故改變頻率時相位是實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。所以，釆用FPGA來實現(xiàn)DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一或相位步進量)。相位累加器山'位全加器和\位累加寄存器級聯(lián)而成，對代表頻率的2每來一個時鐘脈沖Fclk,X位加法器將頻率控制數(shù)據(jù)X與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果Y送至累加寄存器的輸入端。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)X相加；另一方面將這個值作為取樣地址值送入幅轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。相位累加器在基準時鐘的作用下，進行線性相位累加，當相位累加器加滿量時就會產(chǎn)生一次溢出，這樣就完成可見，通過設(shè)定相位累加器位數(shù)、頻率控制字X和基準時鐘的值，就可以產(chǎn)生任3系統(tǒng)電路的設(shè)計及原理頻率控制字為步長進行地址抽取，以參考時鐘周期為采樣率，產(chǎn)生待合成信號的數(shù)字化相位取樣值。隨后通過查表變換，數(shù)字相位取樣值被轉(zhuǎn)化為信號波形的數(shù)字幅度序列，再山數(shù)/模變換器（DAC）將代表波形幅度的數(shù)字序列轉(zhuǎn)化為模擬電丿玉，最后經(jīng)若頻率控制字設(shè)為K,相位累加器為N位，參考時鐘頻率fc,則輸出頻率為最小頻率分辨率為DDS的輸出頻率下限對應(yīng)于頻率控制字K二0的情形，即但山于實際輸出低通濾波器的非理想特性，工程上可實現(xiàn)的頻率上限為3.2.1外圍電路單片機是用來控制整個電路的，他負責輸入FPGA的頻率、相位信息顯示模塊的控制。鍵盤用來輸入需要的頻率和相位信息3.2.2頻率控制模塊和一個固定時鐘脈沖取樣的M立相位寄存器組成。相位寄存器的輸出與加法器的一個Ifc頻率控制字XN位加法■N位相位寄存器輸出序列N―內(nèi)部相連，加法器的另一個輸入端是外部輸入的頻率控制字X。這樣，在每個時鐘到達時，相位寄存器采樣上個時鐘周期內(nèi)相位寄存器的值與頻率控制字X之和,并作為相位累加器在這一時鐘周期的輸出。頻率控制字X決定了相應(yīng)的相位增量,相位累加器則不斷地對該相位增量進行線性累加，當相位累加器積滿兩時就會產(chǎn)生一次溢出，從而完成一個周期性的動作，這個動作周期即是DDS合成信號的一個頻率周期。于是，輸出信號波形的頻率表示式為文件，本設(shè)計利基于查找表速通道(FASTTRACK)構(gòu)成。其中EAB是一種輸入輸出端帶有寄存器的非常靈活的RAM,位的RAM,可配置為存儲器或邏輯函數(shù),FLEX10K系列中不同型號的芯片其中包含的EABooLPM_WIDTHAD=>9：;設(shè)計時可將一個周期分為512個點。但是，點數(shù)太多時，用文本方式輸入可能有很多困難。因此，應(yīng)當用C語言描述正弦方程式，最后再將其轉(zhuǎn)化為所需的mif文件。下面是inti;FILE*fp;fp二fopen("512.mif“,”r+”)；H);fprintf(fp,”WIDTH=8;\n\n”fprintf(fp,”ADDRESS_RADIX二HEX;\n\n”);fprintf(fp,"DATA_RADIX=HEX;\n\n");fprintf(fp,"%x\t:\t%x}fprintf(fp/'END;\n");ROM存儲器是設(shè)計人員在許多設(shè)計電路中不可缺少的關(guān)鍵部件，特別是在一些特殊的運算場合，設(shè)計人員通常利用ROM改造出各種各樣的查找表，以簡化電路，提高對于鋸齒波、三角波、方波等相位/幅度對應(yīng)關(guān)系3.2.4數(shù)模轉(zhuǎn)換模塊算放大器進行電流電壓變換才能得到模擬電圧輸出。輸出方式為單極性輸出方式的時候，輸出級接一低電壓溫漂運放op07作為電壓電流轉(zhuǎn)換器，在運算放大器的輸出端就可以得到單極性模擬電壓:3.2.5濾波輸出電路模塊D/A輸出后，通過濾波電路，使信號平滑。濾波器在通帶內(nèi)的平坦程度對我們而二階巴特沃斯有源低通濾波器設(shè)計（圖3-4）:波和高頻噪聲，綜合考慮取vcc藝，把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時也結(jié)合了眾多可編門。它能讓設(shè)計人員輕松地開發(fā)出集存儲器、數(shù)字信號處理器及特總線系統(tǒng)等強大功能于一身的芯片。到LI前為止，已經(jīng)推出實現(xiàn)普通邏輯，因此，在實現(xiàn)大的特殊邏輯時會有潛在死區(qū)。與標準門陣列相比，嵌入式門陣列通過在硅片中嵌入邏輯塊的方法來減少死區(qū)，提高速度。然而，典型的嵌是可編程的，在調(diào)試時它允許設(shè)計人員全面控制嵌入式宏功能模塊和一般的邏輯，可每個FLEX10K器件包含一個嵌入式陣列和一個邏輯陣列。嵌入式陣列用來實現(xiàn)各種存儲器及復(fù)雜的邏輯功能，如數(shù)字信號處理、微控制器、數(shù)據(jù)傳輸?shù)取＿壿嬯嚵杏脕韺崿F(xiàn)普通邏輯功能，如汁數(shù)器、加法器、狀態(tài)機、多路選擇器等。嵌入式陣列和邏輯陣列結(jié)合而成的嵌入式門陣列的高性能和高密度特性，使得設(shè)訃人員可在單個器ByteBlasteHW并行下載電纜獲得。對于配置過的器件，可以通過重新復(fù)位器件、加載新（例如實現(xiàn)高效存儲器和特殊的邏輯功能）和實現(xiàn)普通功能的邏輯陣列，可提供可編③系統(tǒng)級特點：支持多電壓接口；在FLEX10KA器件中允許輸入的引腳電壓為5.實現(xiàn)快速加法器、計數(shù)器和比較器的專用進位鏈；實現(xiàn)高速、多輸入邏輯函數(shù)的專用⑤強大的I/O引腳功能：每個引腳都有一個獨立的三態(tài)輸出使能控制及漏極開路FLEX10K還包括了一個優(yōu)化界面，允許微處理器以串行方式或并行方式、同步方FLEX10K的這些特點使得FLEX10K器件成），DCLK(2)DATA6(4)DATA4(4)DATA2(4)VCCINT683DATA7(4)DATA5(4)DATA3(4)TDI(2)GNDINT579（3）該引腳如果沒有用于器件配置功能，則它可用作用戶I/O引腳。（6）用戶I/O引腳數(shù)包括專用輸入引腳、專所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。LUTLUT的實現(xiàn)方式地址線/--------------------------------1>out(LUT)地址00000001RAM中存儲的內(nèi)容0001邏輯輸出0001a,b,c,d輸入000000011[1實際邏輯電路>-----------------ahcdahcd------------------------------------------jGOUTY8.CLOT)XOXOSoo---------------------XOx4i^SCINCLXCE疸Spartail-II心片內(nèi)亡降H拘QVA,B,C,D111FPGA芯片的管腳輸入后進入可編程連線，然后作為地址線連到到LUT,這樣組合邏輯就實現(xiàn)了。該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實現(xiàn)。時電路的功能。（以上這些步驟都是山軟件自動完成的，不需要人為干預(yù)）這個電路是一個很簡單的例子，只需要一個LUT加上一個觸發(fā)器就可以完成。對于一個LUT無法但山于配置時間極短，上電就可以工作，所以對用戶來說，感覺不到配置過程，可以成本大大低于PLD。所以如果設(shè)計中使用到大量觸發(fā)器，例如設(shè)計一個復(fù)雜的時序邏輯，那么使用FPGA就是一個很好選擇。同時PLD擁有上電即可丄作的特性，而大部分FPGA需要一個加載過程，所以，如果系統(tǒng)要可編程邏輯器為許多嵌入式控制應(yīng)用系統(tǒng)提供高性價比的解決方案。模式凍結(jié)振蕩器而保存RAM的數(shù)據(jù)，停止芯片其它功能直Pl.2CPl.3C XTAL2C□P2.4/A12軟件設(shè)置空閑和省電功能雙數(shù)據(jù)寄存器指針在給出地址“1”時，它利用內(nèi)部上拉優(yōu)勢，當對外部八位地址數(shù)據(jù)存儲器進行讀寫時,P2ALE/PROG：當訪問外部存儲器時，地址鎖存允許的輸出電平用于鎖存地址的地位令是ALE才起作用。另外，該引腳被略微拉高。如果微處理器在外部執(zhí)行狀態(tài)ALE禁/PSEN：外部程序存儲器的選通信號。在曲外部程序存儲器取指期間，每個機器周XTAL1：反向振蕩放大器的輸入及內(nèi)部時鐘工作電路的輸入。XTAL2：來自反向振蕩器的輸出。（3）振蕩器特性XTAL1和XTAL2分別為反向放大器的輸入和輸出。該反向放大器可以配置為片內(nèi)接。有余輸入至內(nèi)部時鐘信號要通過一個二分頻觸發(fā)器，因此對外部時鐘信號的脈寬無任何要求，但必須保證脈沖的高低電平要求的寬（4）芯片擦除斷系統(tǒng)仍在工作。在掉電模式下，保存RAM的內(nèi)容并且凍結(jié)振蕩器，禁止所用其他?ILE允許輸入鎖存（輸入高電平有效。），），必須注意的是：在使用DAC芯片和ADC芯片的電路中，必須正確處理地線和連源分別供電。模擬地線和數(shù)字地線應(yīng)該分開、模擬地和數(shù)字地應(yīng)分別連接到系統(tǒng)的模擬地線和數(shù)字地線。在整個系統(tǒng)中僅有一個共地點，避免造成回路，防止數(shù)字信號通DAC0832有兩級鎖存器，因此有3種工作方式：雙緩沖工作方式、單緩沖工作方式CPU對DAC芯片的寫操作分兩步進行：單緩沖工作方式，就是使兩個寄存器中一個處于直通狀態(tài)，而另一個處于受控狀態(tài)。這種方式可以減少一條輸出指令，在不要求多個DAC同時進行D/A轉(zhuǎn)換時普遍采到模擬電圧輸出。輸出方式有兩種：單極性輸出和雙極性輸出。單極性電壓輸出方式輸出的電壓極性是單一的，而雙極性輸出方式輸出的電壓極性是可變的，即有正有負。單極性輸出時，在運算放大器的輸出端就可以得到單極性^OUT=~^OUT^Jb雙極性電壓輸出方式需要兩級運算放大器級聯(lián)輸出電壓，輸出電壓匕“與匕防及334其他的主要芯片特性使它特別適合作前級放大器，放大微弱??????輸出的頻率是否和預(yù)置的頻率控制字相對應(yīng)，在MAX+plusII的仿真文件.scf里對FPGA部分的電路進行了驗證。由于外部有源晶振的頻率為4.096MHz,故將?scf的option里的兒乎一樣，因此，可以確定整個FPGA部分電路可以正常運行。仿真部分波形如（圖4-這就需要借助于MAX+plusII的表格文件（.tbl文件）。MAX+plusII的設(shè)計軟件中的.tbl文件是純文本文件，它包含了.scf文件或.wdf文件中后從"File”菜單中選擇“CreateTableFile”選項，就可產(chǎn)生.tbl文件。.tbl文件的基本結(jié)構(gòu)可分為四大部分，其中第三部分和笫四部分是最關(guān)鍵的，可從中獲取仿真波形數(shù)據(jù)，并利用計算機高級語言處理這些數(shù)據(jù)，將其轉(zhuǎn)換為直觀的波形曲線。需要注意的是，每做一次MAX+plusII波形仿真，都要重新生成一次.tbl文件，以更新.tbl文件內(nèi)的數(shù)據(jù)。經(jīng)過要求。波形仿真后，在軟件中觀察.scf文件可以得到輸出波形的數(shù)字幅度序列數(shù)據(jù)。為序，讀取表格文件中的相應(yīng)數(shù)據(jù)信息，繪出電路的仿真波形曲線。以下給出具體的mr);j=0；j=j+1;自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL,即IEEE標VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有碩件特征的語句外,VHDL的語言形式和描述風格與句法十分類似于一般的訃算機高級一個電路模體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其它的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體部分分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。應(yīng)用VHDL進行工程5.1.1VHDL進行工程設(shè)計的優(yōu)點了它成為系統(tǒng)設(shè)訃領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器具和VHDL綜合器而言，將基于抽象的行為描述風格的VHDL程序綜合成為具體的(2)VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期(即尚未完成)，就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)訃進行仿真模擬。即在遠離門級的高層次上進行模擬，使設(shè)訃者對整個工程設(shè)訃的結(jié)構(gòu)和功能的可行性作出決策。(3)VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效、高速的完成必須III念、設(shè)計庫的概念為設(shè)計的分解和并行工作提供了有力的支持。(4)對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動地把VHDL描述設(shè)訃轉(zhuǎn)變成門級網(wǎng)表(根據(jù)不同的實現(xiàn)芯片)。這種方式發(fā)成本。應(yīng)用EDA工具的邏輯優(yōu)化功能，可以自動地把一個綜合后的設(shè)計變成一個設(shè)計信息，反回去更新修改VHDL設(shè)計描述，使之更為完善。(5)VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不不改變源程療;的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和MAX+plusII界面友好，使用便捷，被譽為業(yè)界最易用易學(xué)的EDA軟件。MAX+plusII支持計輸出，并支持這些文件的任意混合設(shè)計。MAX+plusII具有門級仿真器，可以進行功仿真用的EDIF、VHDL和Verilog三種不同格式的網(wǎng)表文件。oo首先為工程建立一目錄，然后進入MAX+plusII集成環(huán)境。選擇菜單“File”一“New…”，出現(xiàn)一個對話框，在框中選中“TextEditorfile”，按“OK”文件的后綴名將決定使用的語言形式，在MAX+plusII中，后綴為.VHD表示VHDL文件；后綴為.TDF表示AHDL文件；后綴為.V表示Verilog文件。文件存盤后，為了能在圖形編輯器中調(diào)用freqdivl60,需要為freqdivl60創(chuàng)建一個元件圖形符號。選擇菜單"F訂ev-*uCreatDefaultSymbolfreqdivSO.vhd進行編譯，編譯成功的對話框。退出編譯器，再退出編譯器，回到主窗口。完整的設(shè)計。選擇菜單FileNew,在對話框中選擇GraphicEditorFile”，按"OK”按鈕，即出輸入輸出接口符號名為“INPUT”和“OUTPUT”。②在符號之間進行連線先放好輸入/輸出元件符號，再將鼠標箭頭移到符號的輸入/輸出引腳上，鼠標然后選擇用于編程的LI標芯片和確定引腳。全部設(shè)定結(jié)束后，按“0K”鍵。最后開始編譯和綜合。選擇“MAX+plusII”f"Compiler"菜單，可運行編譯器。最后在Compiler窗口中按下“Start"按鈕，啟動編譯過程，直到編譯結(jié)束。如果源程序有錯誤，用鼠標雙擊紅色的錯誤信息即可返回圖形或文本編輯器進行修改，然后再次編譯，直到MAX+plusII支持功能仿真和時序仿真兩種仿真形式。功能仿真用于大型設(shè)il編譯真首先要建立波形文件。將所有的信號全部選中到波形編輯器中。設(shè)置好各信號后,波形觀察窗左排按鈕是用于設(shè)置輸入信號的，十分方便。使用時先用鼠標在“G”分別表示低電平、高電平、任意、高阻態(tài)、反相和總線數(shù)據(jù)設(shè)置?？凇Ｔ趯⒃O(shè)計文件編程配置進硬件芯片前，需連接好硬件測試系統(tǒng)。本設(shè)計使用如果在安裝MAX+plusII軟件之后第一次調(diào)用編程器子窗口，則MAX+plusII將彈出首先構(gòu)思電路模塊。在著手繪制具體的電路之前，將本設(shè)計的整個系統(tǒng)進行了模塊化設(shè)計。將設(shè)計的整個系統(tǒng)分為二個模塊。它們分別是D/A、幅度控制以及濾波制我所需要的電路原理圖。在這一過程中，要充分利用各種原理圖繪制工具和編輯設(shè)計印制板的過程是整個設(shè)計中的核心部分，如果印制板沒有設(shè)計好，將會影響整個后期的調(diào)試，棋至?xí)绊戨娐钒宓男Ч?。下面就簡單介紹設(shè)計印制電路板時在將報表網(wǎng)絡(luò)調(diào)入時，常常會出現(xiàn)一種情況：在原理圖中相連的兩個元件被調(diào)在PCB的庫文件中，常常沒有適合實際中的一些電開關(guān)等；還有些場合下，庫中已經(jīng)存在的元件，其引腳的排列順序不符合圖紙的要電路檢查；二是自動布板比手動布板復(fù)朵，它會出現(xiàn)一些重復(fù)和不合實際情況的布線。比如出現(xiàn)直角會對高頻電路產(chǎn)生影響，而折線對高頻電路的影響將會小的多；另外地線應(yīng)該較其它線條粗，可以防止干擾：信號線應(yīng)該短一些，這樣也可以防止信號之間的串擾，避免主要信號中串入太多干擾信號。很重要的。本設(shè)計由于頻率不高，因此對電路板的工藝以及布線的要求不高,但是需要注意的是，信號最好不要拉得太長，以免引入太多干擾信號，影響波形的效果。為能力下降，成本也增加；過小，則散熱不好，且鄰近線條易受干擾。在確定PCB尺寸后.再確定特殊元件的位置。最后，根據(jù)電路的功能單元，對電路的全部元器件進行①盡可能縮短高頻元器件之間的連線，設(shè)法減少它們的分布參數(shù)和相互間的電磁干擾。易受干擾的元器件不能相互挨得太近，輸入和輸出元件應(yīng)盡量遠離。②某些元器件或?qū)Ь€之間可能有較高的電位差，應(yīng)加大它們之間的距離，以免放電引出意外短路。帶高電壓的元器件應(yīng)盡量布置在調(diào)試時手不易觸及的地方。④對于電位器、可調(diào)電感線圈、可變電容器、微動開關(guān)等可調(diào)元件的布局應(yīng)考節(jié)，其位置要與調(diào)節(jié)旋鈕在機箱面板上的位置相適應(yīng)。根據(jù)電路的功能單元.對電路的全部元器件進行①按照電路的流程安排各個功能電路單元的位置，使布局便于信號流通，并使元器件平行排列。這樣，不但美觀.而且裝焊容易.易于批量生產(chǎn)。①輸入輸出端用的導(dǎo)線應(yīng)盡量避免相鄰平行。最好加線間地線，以免發(fā)生反饋②印制攝導(dǎo)線的最小寬度主要山導(dǎo)線與絕緣基扳間的粘附強度和流其是數(shù)字電路，只要工藝允許，可使間距小至必須用大面積銅箔時，最好用柵格狀.這樣有利于排除銅箔與基板間粘合劑受熱產(chǎn)生焊盤中心孔要比器件引線直徑稍大一些。焊盤太大易形成虛焊。焊盤外徑D一般①在印制板中有接觸器、繼電器、按鈕等元件時.操作它們時均會產(chǎn)生較大火7調(diào)試測試以及對結(jié)果的分析根據(jù)方案設(shè)計的要求，測試過程共分三大部分：硬件調(diào)試、軟件調(diào)試和軟硬件1山表可以看出，在頻率穩(wěn)定度方面，輸出頻率穩(wěn)定度和晶振穩(wěn)定度在同一個數(shù)（2）根據(jù)理論研究，確定了DDS的設(shè)計目標，以AlteraMAX+plusII±的宏函數(shù)沒有能夠利用高級語言來模擬DDS波形的輸出。最大的缺陷是山于準備不充分和元少，不能夠?qū)⑾到y(tǒng)的頻率做得很高，頻率分辨率比較低，有關(guān)DDS的理論研究和工程技術(shù)可以說已經(jīng)成熟了，但是正確地去理解現(xiàn)有的理論和技術(shù)而且導(dǎo)入到實踐上有他們的辛勤施教，就不會有我現(xiàn)在的成功。與此同時，我要特別感謝我的指導(dǎo)老師好的成績。其次，我要感謝各種參考資料的編寫者，正是他們的智慧結(jié)晶使我對電子很大的幫助。最后，我想再次對所有給予我?guī)椭睦蠋熀屯瑢W(xué)表示衷心的感謝！參考文獻[5]全國大學(xué)生電子設(shè)計競賽組委會.第五屆全國大學(xué)生電子設(shè)訃競賽獲獎作品選編[M].北京」E」」一=1附錄5單片機源程序:DATA［7..0］是頻率輸入i330.Ousii330.Ousi400.Ousi2Q3.OusiValue:4coul[7..0]莎SEL[1..Q-11111111)j)0000000)(11111111>COOCDOOX11111111)J)OOOOOOOX11111111){oul[7..0]莎SEL[1..Q-00000001三角波正弦波};table6[]=rjc"};uinttlO;/*///////////////////////////////////////////////////////////////////////{附錄5單片機源程序:}/*////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////{while((Pl&OxfO)!=0xf0);{n二n*10+x;/*/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////*/{while((Pl&OxfO)!=0xf0);if(t==l)elseif(t=2)elseif(t=3)}/*////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////{}/*/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////*//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////Pl二OxfO;if((Pl&0xf0)!=0xf0)if((Pl&OxfO)!=0xf0)if((Pl&0xf0)=0xf0);if((Pl&OxfO)!=0xf0)Pl二OxfO;}}}}Pl二OxfO;}/*/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////*/}}main()lcdinit();{}{if(Pl!=OxfO)}{if(Pl!=OxfO)}}}/*/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////*/{ucharf,m;{}}/*/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////*/{TD二0;TD二1;ADS二ADS?1;/*////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////{E=l;RS二0;WR1二0;E二0;}/*///////////////////////////////////////////////////////////////////函數(shù)名：液晶顯示器的數(shù)據(jù)發(fā)送函數(shù)/////////////////////////////////////////////////////////////////////{E=l;WR1二0;E二0;}/*///////////////////////////////////////////////////////////////////函數(shù)名：液晶顯示數(shù)據(jù)緩沖函數(shù)/////////////////////////////////////////////////////////////////////}}/*////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////lcdinit(){宏定義參數(shù)sbitTD二P3"l;INCLUDE"altshift";(LPM_WIDTH,LPM_PIPELINE二0,CARRY.CHAIX二"IGNORE",CARRYCHAINLENGTH二32,DEVICE.FAMILY,DEFINECONSTANT_CIN()二(((LPNLDIRECTION二二"SUB"#LPM.DIRECTION="ADD”)(LPM.DIRECTION二二"DEFAULT"&!USED(cin)CONSTANTINT.LATENCY二MIN(LPNLWIDTH,(LATENCY+1)):CONSTANTEXT.LATENCY二(LATENCY>=LPMJVIDTH)?(LATENCY-LPM_WIDTH+CONSTANTBLOCKS二CEIL(LPMJVIDTHDIV8);(:INPUT二GND;):INPUT二VCC;VARIABLEIF(FAMILY_FLEX()二二1)GWITH(LPM.WIDTHLPM_DIRECTION二"ADD",LPM_PIPELINE二0);WITH(WIDTH=SUB.WIDTHO);LPNLDIRECTION二〃ADD〃,LPM.PIPELINE二0);databl_ff[INT.LATENCY-1..0][LWITH(WIDTH二SUB.WIDTH1);carry.ff[INT_LATENCY-1WITH(WIDTH二1);WITH(WIDTH=LPMJHDTH);WITH(LPNLWIDTHLPM.DIRECTION二LPNLPIPELINE二0);WITH(LPNLWIDTHWITH(LPNLWIDTHLPM_DIRECTION二"ADD",LPM_PIPELINE二0);WITH(WIDTH二SUB.WIDTHO+l);:WITH(LPM.WIDTHLPM.DIRECTION二LPNLPIPELINE二0);LPM.DIRECTION二〃ADD〃,LPNLPIPELINE二0);WITH(LPM.WIDTHWITH(LPM.WIDTHLPM.DIRECTION二LPNLPIPELINE二0);WITH(LPNLWIDTHLPNLDIRECTION二〃ADD〃,LPM.PIPELINE二0);WITH(WIDTH=2):((FAMILY_FLEX()=1)&(CARRY.CHAIN!="IGNORE"#(CARRY_CHAIN二二"IGNORE"&(!(FAMILY_FLEX()=1)&[LPM_WIDTH-10](WIDTH二LPMJVIDTH,二EXT_LATENCY);(WIDTH二1,二EXT_LATENCY);(WIDTH二1,二EXT_LATENCY);REPORT〃LPMWIDTH二%z，REPORT"LATENCY二%/zREPORT"LWIDTH二%z，/ZRWIDTH二%z，LPMWIDTHLATENCYLWIDTHRWIDTHZ，INTLATENCY二%z，INTLATENCYREPORT〃EXTLATENCY二EXTLATENCYrDEFAULT"—inMAX+PLUSII.——DEVICE.FAMILYHELP_IDLPM_ADD_SUB_FAMILY_UNKNOWN;==databl_ff[0][I].d[]I*SUB_WIDTHHRWIDTH*SUB_WIDTHO];LOZ二dataa_ff[RWIDTH-l].q[SUB_WIDTHl+RWIDTH*SUB_WIDTHO-l..RWIDTH*==I*SUB_WIDTHHRWIDTH*SUB_WIDTHO];carry.ff[INT_LATENCY-2..RWIDTH].q[];carry.ff[INT_LATENCY-1..(RWIDTH+1)].d[]==q[];====I*SUB_WIDTH1+RWIDTH*SUB_WIDTHO];==I*SUB_WIDTH1+RWIDTH*SUB_WIDTHO];==dataa[(I+l)*SUB_WIDTHl-l..I*SUB_WIDTH1];==databO_ff[I-l][l-l].q[SUB_WIDTHO];======databl.ff[I+RWIDTH-l][1