EDA實驗報告文檔(優(yōu)質五篇)

第頁共頁最新EDA實驗報告文檔(優(yōu)質五篇)EDA實驗報告文檔篇一quartusii軟件使用及組合電路設計仿真實驗目的：學習quartusii軟件的使用，掌握軟件工程的建立，vhdl文件的設計和波形仿真等根本內容。實驗內容：1.四選一多路選擇器的設計根本功能及原理：選擇器常用于信號的切換，四選一選擇器常用于信號的切換，四選一選擇器可以用于4路信號的切換。四選一選擇器有四個輸入端a,b,c,d，兩個信號選擇端s(0)和s(1)及一個信號輸出端y。當s輸入不同的選擇信號時，就可以使a,b,c,d中某一個相應的輸入信號與輸出y端接通。邏輯符號如下：程序設計：軟件編譯：在編輯器中輸入并保存了以上四選一選擇器的vhdl程序后就可以對它進展編譯了，編譯的最終目的是為了生成可以進展仿真、定時分析^p及下載到可編程器件的相關文件。仿真分析^p：仿真結果如以下圖所示分析^p：由仿真圖可以得到以下結論：當s=0(00)時y=a;當s=1(01)時y=b；當s=2(10)時y=c；當s=3(11)時y=d。符合我們最開場設想的功能設計，這說明程序正確。2.七段譯碼器程序設計根本功能及原理：七段譯碼器是用來顯示數(shù)字的，7段數(shù)碼是純組合電路，通常的小規(guī)模專用ic，如74或4000系列的器件只能作十進制bcd碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數(shù)的譯碼顯示，最方便的方法就是利用vhdl譯碼程序在fpga或cpld中實現(xiàn)。本項實驗很容易實現(xiàn)這一目的。輸出信號的7位分別接到數(shù)碼管的7個段，本實驗中用的數(shù)碼管為共陽極的，接有低電平的段發(fā)亮。數(shù)碼管的圖形如下七段譯碼器的邏輯符號：程序設計：軟件編譯：在編輯器中輸入并保存了以上七段譯碼器的vhdl程序后就可以對它進展編譯了，編譯的最終目的是為了生成可以進展仿真、定時分析^p及下載到可編程器件的相關文件。仿真分析^p：仿真結果如以下圖所示:分析^p:由仿真的結果可以得到以下結論：當a=0(0000)時led7=1000000此時數(shù)碼管顯示0；當a=1(0001)時led7=1111001此時數(shù)碼管顯示1；當a=2(0010)時led7=0100100此時數(shù)碼管顯示2；當a=3(0011)時led7=0110000此時數(shù)碼管顯示3；當a=4(0100)時led7=0011001此時數(shù)碼管顯示4；當a=5(0)時led7=0010010此時數(shù)碼管顯示5；當a=6(0110)時led7=0000010此時數(shù)碼管顯示6；當a=7(0111)時led7=1111000此時數(shù)碼管顯示7；當a=8(1000)時led7=0000000此時數(shù)碼管顯示8；當a=9(1001)時led7=0010000此時數(shù)碼管顯示9；當a=10(0)時led7=0001000此時數(shù)碼管顯示a；當a=11(1)時led7=0000011此時數(shù)碼管顯示b；當a=12(1100)時led7=1000110此時數(shù)碼管顯示c；當a=13(1)時led7=0100001此時數(shù)碼管顯示d；當a=14(1110)時led7=0000110此時數(shù)碼管顯示e；當a=15(1111)時led7=0001110此時數(shù)碼管顯示f；這完全符合我們最開場的功能設計，所以可以說明vhdl程序是正確的。實驗心得：通過這次實驗，我根本掌握了quartusii軟件的使用，也掌握了軟件工程的建立，vhdl文件的設計和波形仿真等根本內容。在實驗中，我發(fā)現(xiàn)eda這門課非常有趣，從一個器件的功能設計到程序設計，再到編譯成功，最后得到仿真的結果，這其中的每一步都需要認真分析^p，一遍又一遍的編譯，修改。當然，中間出現(xiàn)過錯誤，但我仍然不放棄，一點一點的修改，驗證，最終終于出現(xiàn)了正確的仿真結果，雖然有一些毛刺，但是總的來說，不影響整體的結果。實驗二：計數(shù)器設計與顯示實驗目的：〔1〕熟悉利用quartusii中的原理圖輸入法設計組合電路，掌握層次化的設計方法；〔2〕學習計數(shù)器設計，多層次設計方法和總線數(shù)據(jù)輸入方式的仿真，并進展電路板下載演示驗證。實驗內容:1.完成計數(shù)器設計根本功能及原理：本實驗要設計一個含有異步清零和計數(shù)使能的4位二進制加減可控計數(shù)器，即有一個清零端和使能端，當清零端為1時異步清零，即所有輸出值都為0，當使能端為0時，計數(shù)器停頓工作，當使能端為1時，正常工作，由時鐘控制。另外，還應該有一個控制端，當控制端為0時，進展減法運算，當控制端為1時，進展加法運算。輸出端有輸出值和進位端，當進展加法運算時，輸出值遞增，當減法運算時，輸出值遞減，同時進位端進展相應的變化。4位二進制加減計數(shù)器的邏輯符號：程序設計：軟件編譯：在編輯器中輸入并保存了以上4位二進制加減計數(shù)器的vhdl程序后就可以對它進展編譯了，編譯的最終目的是為了生成可以進展仿真、定時分析^p及下載到可編程器件的相關文件。仿真分析^p：仿真結果如下:分析^p：由仿真圖可以得到以下結論：當enable端為0時，所有數(shù)值都為0，當enable端為1時，計數(shù)器正常工作；當reset端為1時，異步清零，所有輸出數(shù)值為0，當reset端為0時，正常工作；當updown端為0時，進展減法運算，當updown為1時，進展加法運算；另外，當程序進展減法運算時，出現(xiàn)借位時，co為1，其余為0，當進展加法運算時，出現(xiàn)進位時，co為1，其余為0。圖中所有的功能與我們設計的完全一樣，所以說明程序正確。2.50m分頻器的設計根本功能及原理：50m分頻器的作用主要是控制后面的數(shù)碼管顯示的快慢。即一個模為50m的計數(shù)器，由時鐘控制，分頻器所有的端口根本和上述4位二進制加減計數(shù)器的端口一樣，原理也根本一樣。分頻器的進位端〔co〕用來控制加減計數(shù)器的時鐘，將兩個器件連接起來。50m分頻器的邏輯符號如下：程序設計：軟件編譯：在編輯器中輸入并保存了以上50m分頻器的vhdl程序后就可以對它進展編譯了，編譯的最終目的是為了生成可以進展仿真、定時分析^p及下載到可編程器件的相關文件。仿真分析^p：結果如下：上圖為仿真圖的一局部，由于整個圖太大，所以顯示一局部即可，其余局部如圖以上圖規(guī)律一直遞增，直到50m為止，然后再重復，如此循環(huán)。上圖是局部輸出的顯示，由于整個圖太大，所以只顯示局部，其余局部如圖遞增。分析^p：由仿真圖可以看出，當reset為0，enable為1時〔因為本實驗中計數(shù)器的模值太大，為了盡可能多的觀察出圖形，可讓reset一直為0，enable一直為1，即一直正常工作〕，輸出值由0一直遞增到50m，構成一個加法計數(shù)器，與我們設計的功能一致。3.七段譯碼器程序設計根本功能及原理：七段譯碼器是用來顯示數(shù)字的，7段數(shù)碼是純組合電路，通常的小規(guī)模專用ic，如74或4000系列的器件只能作十進制bcd碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數(shù)的譯碼顯示，最方便的方法就是利用vhdl譯碼程序在fpga或cpld中實現(xiàn)。本項實驗很容易實現(xiàn)這一目的。輸出信號的7位分別接到數(shù)碼管的7個段，本實驗中用的數(shù)碼管為共陽極的，接有低電平的段發(fā)亮。七段譯碼器的邏輯符號：程序設計：軟件編譯：在編輯器中輸入并保存了以上七段譯碼器的vhdl程序后就可以對它進展編譯了，編譯的最終目的是為了生成可以進展仿真、定時分析^p及下載到可編程器件的相關文件。仿真分析^p：仿真結果如以下圖所示:分析^p：詳細分析^p與實驗一中七段譯碼器的分析^p一樣，在此不再贅述。計數(shù)器和譯碼器連接電路的頂層文件原理圖：原理圖連接好之后就可以進展引腳的鎖定，然后將整個程序下載到已經(jīng)安裝好的電路板上，即可進展仿真演示。實驗心得：經(jīng)過本次試驗，我學到了很多。首先，我加強了對quartusii軟件的掌握；其次，我掌握了電路圖的頂層文件原理圖的連接，學會了如何把自己設計的程序正確的轉化為器件，然后正確的連接起來，形成一個整體的功能器件；最后，我學會了如何安裝以及如何正確的把完好的程序下載到電路板上，并進展演示驗證。實驗三：大作業(yè)設計〔循環(huán)彩燈控制器〕實驗目的：綜合應用數(shù)字電路的各種設計方法，完成一個較為復雜的電路設計。實驗內容：流水燈〔循環(huán)彩燈〕的設計設計任務：設計一個循環(huán)彩燈控制器，該控制器可控制10個發(fā)光二極管循環(huán)點亮，間隔點亮或者閃爍等花型。要求至少三種以上花型，并用按鍵控制花型之間的轉換，用數(shù)碼管顯示花型的序號。根本原理：該控制器由兩局部組成，一局部是一個50m的分頻器，其主要用來控制花色變化的快慢；另一局部是一個彩燈控制器，該彩燈控制器可由兩個開關控制花型的序號，10個輸出分別控制10個發(fā)光二極管的亮暗，當輸出為1時，該發(fā)光二極管亮，輸出為0時，該二極管滅。將分頻器的co端用來控制彩燈控制器的時鐘，將兩個器件連接起來。1.分頻器的設計50m分頻器與實驗二中的分頻器一樣，這里不再贅述。2.彩燈控制器的設計根本原理：該彩燈控制器由時鐘控制，reset異步清零，enable當做使能端，由兩個開關do(0-1)來控制選擇不同的花型，10個輸出端lig(0-9)來控制10個led燈的亮滅。因為用了兩個開關來控制花型，所以一共有4種花色。彩燈控制器的邏輯符號：程序設計：3.七段譯碼器的設計七段譯碼器是用來顯示不同花型的序號的，其設計與實驗一中的設計一樣，這里不再贅述。循環(huán)彩燈控制器的原理圖：仿真波形如下：第一種花型：第二種花型：第三種花型：第四種花型：仿真分析^p：將以上仿真波形圖和程序比照，我們可以看到，仿真出來的波形和我們設計的功能一致，這說明vhdl程序是正確的。實驗心得：本次試驗是在沒有教師指導的情況下自己完成的，我在參考了網(wǎng)上的程序的情況下，最終成功的設計并正確的演示出了循環(huán)彩燈的不同花型。通過本次試驗，我真正的體會到了dea這門課的樂趣，也發(fā)現(xiàn)它對我們的學習和生活帶來很大的方便。EDA實驗報告文檔篇二xx大學university《eda技術》實驗報告學院：電子與信息工程學院專業(yè)：電子信息科學與技術姓名：xxx班級：xxx學號：xxxxxxxxx指導教師：xxx這是模板，僅供參考，做實驗報告的步驟都有，大家最好自己操練下，里面只有三個實驗的例子max+plus實驗名稱：設計作業(yè)〔實驗一〕四選一多路選擇器一、實驗目的：熟悉max+plus軟件的操作及應用二、實驗步驟1建立存儲工程的文件夾，如下：2.翻開max+plusii軟件3.建立工程4.新建文本文件并以vhd格式保存〔〕5.敲入mux21代碼使其生成四選一芯片5.1____max+pulsii/piler進展編譯5.2____file/editsymbol即可對生成的四選一芯片進展編輯6.建立電路圖文件并保存〔注意保存的名字不能與文本名字一致〕然后在空白處____右鍵再____entersymbol,雙擊剛剛建立的芯片即可接下來就構建原理圖了進展編譯后，假如要下載到開發(fā)板上的話還要選擇引腳____此處拖到芯片的引腳即可7.建立波形圖并保存____node/enternodesfrom...這樣在波形圖中就把電路圖的輸入輸出引腳全部調進來了在里面選擇各個輸入引腳的的信號就行了經(jīng)過編譯后再仿真(____max+plus/simulator)就可得到輸出的波形了max+plus設計作業(yè)〔實驗二〕實驗名稱：全加器的制作一、實驗目的：純熟掌握max+plus軟件的操作二、實驗步驟圖一時序仿真圖形max+plus設計作業(yè)〔實驗三〕實驗名稱：矩陣鍵盤的制作一、實驗目的：熟悉max+plus軟件的操作及應用二、實驗步驟文件的設計libraryieee;use;use;entityscanselectisport(clk:instd_logic;ifres='0'thencnt:=“000”;2.生成的圖形2.電路圖層的設計EDA實驗報告文檔篇三eda實驗報告張佳興2220231738電氣工程及其自動化1班一、verilog語言反響硬件特性舉例cc(clk,en,cout)、input、output，這三個語句用verilog語言定義了一個邏輯器件，module后邊括號內為端口名稱，每個端口都對應硬件的一個引腳，引腳的輸入輸出性質都由input、output所定義，c語言中對變量的定義，都是int等反響數(shù)據(jù)大小的數(shù)據(jù)類型，不能反映硬件特性。存放器類型，表示一個具有保持作用的數(shù)據(jù)儲存單元，它只能在always語句和initial語句中被賦值，并且它的值從一個賦值到另一個賦值被保存下來。這種類型就和實際芯片中的存放器作用一樣，可以將其中數(shù)據(jù)狀態(tài)保存一定時間，c語言中沒有這一類型。語句當其檢測到適當狀態(tài)時，執(zhí)行其中內容。always@〔posedgeclk〕語句就說明，檢測到高電平執(zhí)行，和實際芯片引腳狀態(tài)變化引起內部變化原理一致，c語言中沒有過程賦值這種語句，c中也沒有對上下電平、上升下降沿的判斷條件。g語言中的模塊例化，將各個模塊程序在例化程序里結合起來，在硬件層面就相當于將各個小的模塊互相連接，構成一個大的模塊，c語言中類似的形式是函數(shù)，一個函數(shù)可以有子函數(shù)，但是c中的函數(shù)不能反響硬件特性。二、數(shù)字頻率計設計與調試總結在進展課程設計的過程中我遇到了以下幾點困難：1.在最初設計時，沒能利用硬件的思想來設計這個題目，導致頻率頻率計數(shù)的邏輯控制局部設計不清。在參考教師所提供的框圖后理解應將邏輯控制局部單獨設計成一個模塊，通過en和clr來控制計數(shù)，這樣技術局部就可以將之前的實驗內容移植過來，非常簡便。2.在設計過程中的，鎖存局部原理沒有搞懂。按照教師的框圖，從前向后分析^p，發(fā)現(xiàn)鎖存的時鐘clk是之前邏輯控制局部的lock引腳所提供，這樣就將每個周期所計得的頻率結果在同一個時序通過鎖存器向后傳輸。3.配置引腳時出錯，將數(shù)碼管的位選引腳順序弄反，導致數(shù)碼管顯示錯誤。仔細檢查，發(fā)現(xiàn)錯誤，改正后正常運行。4.在拓展功能一的設計中，將非常頻局部弄錯，最后出來的結果和預期差了一些。在當堂實驗課中，這個錯誤我沒能及時糾正，回來之后，我對應程序認真檢查，發(fā)現(xiàn)我的非常頻，被我設計成了逢9進1，導致最后結果錯誤。5.發(fā)現(xiàn)了自己很多語法問題，比方在過程賦值中對wire類型數(shù)據(jù)進展賦值導致錯誤，module定義的模塊名稱沒有和文件名稱對應導致錯誤等，最終我通過ppt及網(wǎng)絡途徑解決了這些問題。在這次實驗中，根本功能全部實現(xiàn)，并且是我自行制作，拓展功能一，同樣是我自行完成，不過我當時得到的結果有誤差，實驗后我已經(jīng)發(fā)現(xiàn)了問題，改正了錯誤。拓展功能二沒有實現(xiàn)。三、對課程的建議1.我希望教師以后的實驗過程中可以有一個答疑環(huán)節(jié)，在實驗前，我們可以對預習中不懂的局部進展提問。2..希望教師能增加一些課時，或者給我們一些課外時間去到實驗室，我們的實驗我自我感覺相對別的實驗來說難度還是比擬大的，我覺得假如有充足的時間，灑家可以將拓展局部做出來，為自己爭取更好的分數(shù)。EDA實驗報告文檔篇四eda課程實驗報告移位相加8位硬件乘法器電路計ou1移位相加硬件乘法器設計一．實驗目的1、學習移位相加8位硬件乘法器電路設計；2、學習應用eda技術進展工程設計的才能二．實驗原理該乘法器是由8位加法器構成的以時序方式設計的8位乘法器。其乘法原理是：乘法通過逐項移位相加原理來實現(xiàn)，從被乘數(shù)的最低位開場，假設為1，那么乘數(shù)左移后與上一次的和相加；假設為0，左移后以全零相加，直至被乘數(shù)的最高位。實驗箱內部構造圖：三．實驗設備1.安裝quartusii軟件的pc一臺；2.實驗箱一個四．實驗步驟1.輸入以下vhdl程序：2.編譯程序，并連接實驗箱并下載3.在實驗箱上按以下要求進展設置：①選擇形式1②clkk控制移位相加速度，接clock0=4hz③a[7..0]、b[7..0]輸入數(shù)據(jù)顯示于此4個數(shù)碼管上④dout[15..0]接數(shù)碼管8/7/6/5，顯示16位乘積：pio31—pio16⑤接鍵8〔pio49〕：高電平清0，低電平計算允許⑥a[7..0]接鍵2/1，輸入8位乘數(shù)pio7—pio0〔形式1〕⑦b[7..0]接鍵2/1，輸入8位被乘數(shù)pio7—pio0〔形式1〕五．實驗結果實驗程序編譯運行后rtl電路圖ou1〕2〔形式實驗rtl電路a[7..0]接鍵2/1，輸入8位乘數(shù)：a2〔十六進制〕b[7..0]接鍵4/3，輸入8位被乘數(shù)：33〔十六進制〕可得結果dout[15..0]：2046〔十六進制〕六：心得體會通過電子設計的數(shù)字局部eda設計，我們掌握了系統(tǒng)的數(shù)字電子設計的方法，也知道了實驗調試適配的詳細操作方法。通過實驗，進一步加深了對eda的理解，讓我對它有了濃重的興趣。但是在調試程序時，遇到了不少問題，編譯下載程序時，總是有錯誤，在細心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。ou3EDA實驗報告文檔篇五eda實驗報告姓名：湯燦亮學號：2023118060班級：1211自動化實驗一quartusⅱ的設計流程一、實驗目的：1、掌握quartusⅱ安裝過程；2、熟悉quartusⅱ設計環(huán)境；3、掌握quartusⅱ的設計過程。二、實驗內容：用文本輸入法設計一個二進制加法器。三、實驗步驟：〔一〕、創(chuàng)立工作文件夾在windows中新建一個文件夾〔又稱工作庫或worklibrary〕，用于保存設計工程工程的有關文件。注：設計工程工程的所有有關文件不能保存在根目錄下，必須保存在一個文件夾之下。例如建立的文件夾：e：cnt10〔二〕、啟動quartusii____quartusⅱ9.0圖標翻開quartusⅱ9.0設計窗口。或____quartusⅱ9.0圖標翻開quartusⅱ9.0設計窗口〔三〕、設計文件輸入1、翻開輸入文件編輯器____菜單filenew?選擇veriloghdlfile建立一個文本設計文件。用文本輸入法輸入程序。2、保存文件，文件名同程序的模塊名。后綴.v〔四〕、全編譯〔邏輯綜合〕1、創(chuàng)立工程____菜單filenewprojectwizard…….進展工程設置。完成工程文件夾的選定、工程名、頂層設計文件名〔主程序〕、編程器件的選擇等工程設置。2、編譯前的相關設置設置⑴選擇pld芯片：assig____e____tssettingsdevice彈出的窗口中選擇選擇芯片。⑵選擇配置芯片的工作方式assig____e____tssettingsdevicedevice-pinoptions彈出的窗口中首選general項，在options欄中選擇auto-restart-configurationaftererror.⑶選擇配置芯片和編程方式：assig____e____tssettingsdevicedevice-pinoptions彈出的窗口中選擇configuration欄，在窗口中設置配置方式，配置芯片和是否需要生成壓縮的配置文件。⑷選擇輸出設置：〔1〕-〔4〕項默認方式，可以不做任何操作，⑸選擇目的器件閑置引腳的狀態(tài)：assig____e____tssettingsdevicedevice-pinoptions彈出的窗口中選擇unusedpins欄,在窗口中對閑置的引腳設置，推薦設置為asinputtri-stated。3、執(zhí)行全程編譯：processingstartpilation。完成對設計工程的檢錯、邏輯綜合、構造綜合、配置文件生成以及時序分析^p。〔五〕、功能仿真〔或時序仿真〕建議先做功能仿真，以檢驗設計工程的邏輯真確性，這樣可以進步設計效率。1、功能仿真設置：assig____e____tssettings彈出的窗口中選擇simulatorsettings。在右邊simulationmode中選擇functional.2、processinggeneratefunctionalsimulationlist,生成功能仿真所需的文件。3、建立波形文件并進展功能仿真⑴filenew，在窗口中選擇vectorwaveformfile翻開向量波形文件編輯器。⑵設置仿真時間區(qū)域：可默認。一般幾十微妙。時間區(qū)域過長，使仿真時間變長，影響仿真效率。⑶在向量波形文件編輯器中添加工程的相關引腳。原那么上是所有引腳，但有的工程引腳很多，可以只添加必要的一些引腳。雙擊向量波形文件編輯器name欄的空白區(qū)域后，會彈出一個“insertnodeorbus”對話框，在彈出的對話框中選擇“nodefinder?”按鈕，那么彈出“nodefinder?”對話框，選擇filter：pins：all，然后____list，nodesfound欄將列出所有輸入、輸出端口。選擇要觀察的信號，____“》”命令按鈕參加到觀察目的窗口中。選擇ok，那么在波形圖中參加了待觀察信號的圖形。或者執(zhí)行viewutilitywindowsnodefinder命令翻開nodefinder窗口,在彈出的窗口中將所需引腳拖入波形編輯器中。⑷編輯輸入波形：對所有的輸入引腳設置適宜的波形。⑸啟動仿真器：processingstartsimulation.⑹觀察分析^p仿真結果。仿真結果保存于文件“simulationreport”,此文件在仿真完成后會自動彈出。假設仿真結果有出入，重新修改程序，直到仿真結果沒有問題?！擦?、下載驗證：1、芯片選擇acex1kep1k30qc208-2;2、引腳鎖定：3、全編譯；4、下載線連接：將25針連下一端連接電腦lpt1口，一端連接到編程模塊的db25接口，再用十針連線一頭插入通用編程模塊jtga下載接口處，另一頭連接到目的芯片的下載接口。5、翻開實驗箱電，將形式選擇開關ctrl的〔2〕〔4〕〔8〕撥至on，使按鍵kd1,kd2，led1,led2,led3,led4,led5等有效。6、下載：toolsprogrammer,完成下載。7、撥動開關按鍵kd1,kd2驗證電路。四、實驗程序及仿真結果〔一〕、實驗程序：時序仿真結果：波形文件及仿真：五、實驗箱現(xiàn)象描繪注：在程序正確，正確操作實驗箱并成功下載并正常運行程序的前提下，現(xiàn)象為：實驗箱上一排設定的led燈，分別為4個表示四位二進制碼，一個表示使能信號en，一個表示復位信號rst，一個表示置數(shù)信號，一個進位位cout,高電平時表示進位，四個用于置數(shù)的燈。en信號高電平有效，低電平起保持作用，rst低電平有效，起復位作用，load信號低電平有效，起置數(shù)作用。啟動實驗箱，讓en燈亮〔高電平〕，rst燈亮〔高電平〕，load燈亮(高電平)，此時表示四位二進制碼的led燈分別從0到9計數(shù)〔約為1s記一個數(shù)〕，到10的時候，顯示數(shù)的四個led燈表示成0〔全滅〕，進位位燈〔cout〕閃動一次〔表示進一位〕，如此反復。使en燈熄滅〔低電平〕，顯示數(shù)的燈停頓變動，保持在它當前所表示的數(shù)值?；謴蚭n燈亮，繼續(xù)計數(shù)。使rst燈熄滅〔低電平〕，顯示數(shù)的燈立即變?yōu)槿珳纭脖硎緩臀粸?〕。設置任意值，使load燈熄滅〔低電平〕，顯示燈變成設置的數(shù)值，然后正常計數(shù)。六、心得體會在這次實驗中，quartusii軟件是英文版的，一下根本功能在第一次中還是不夠熟悉，通過問教師同學，漸漸的理解到quartusⅱ軟件的根本使用方法，以及從編寫程序到下載到實驗箱驗證運行的根本流程，實驗二用原理圖輸入法設計2位頻率計一、實驗目的：1．熟悉和掌握用quartusⅱ的原理圖輸入方法設計簡單數(shù)字系統(tǒng)的方法，并通過一個2位頻率計的設計掌握用eda軟件進展數(shù)字系統(tǒng)設計的詳細流程。2.掌握用eda技術的層次化設計方法；3.掌握多個數(shù)碼管動態(tài)顯示的原理與方法二、實驗內容用原理圖輸入法設計一個2位頻率計三、實驗步驟1.在頂層文件設計窗口中設計頻率計，頻率計的設計分成幾局部設計，分別是一個2位十進制計數(shù)器，一個時序控制電路，一個顯示電路模塊。2.先設計2位十進制計數(shù)器，如圖顯示為設計好的2位十進制計數(shù)器。步驟：〔1〕、____file—new，彈出如下圖窗口，____designfile中blockdiagram/schematicfile，再____ok即可?！?〕、在彈出的bdf文件設計窗口中設計所需的設計，設計完成后，____編譯按鈕，編譯無誤后，再進展時序仿真。結果如圖：〔3〕、即可____file—created/update—createsymbolfilesforcurrentfile.生成元件符號，供高層次設計調用。注意：需要獨立建立工程，2位十進制計數(shù)器的工程名和bdf文件名都為counter8。3、設計時序控制電路，設計步驟與設計2位類似，設計完成后，一樣需要設計文件符號供高層次設計調用，如圖為設計好的時序控制電路。4.在頂層設計窗口中設計頂層設計，最終的設計如圖進展時序仿真無誤后進展波形仿真，結果如圖：可以從波形仿真中看出，當輸入的待測信號的周期為410ns的時候，所測的的頻率的最后兩位為39。四、試驗箱驗證及現(xiàn)象描繪引腳正確設定并正確下載到試驗箱后，調節(jié)待測信號頻率，當輸入為4hz時，數(shù)碼管上顯示04，當輸入為8hz,數(shù)碼管上顯示08，當輸入為16hz時，數(shù)碼管上顯示為16，當輸入為128hz時，數(shù)碼管上顯示為28。五、心得體會這次實驗中，按照書上面的接線圖，完成根本的接線，然后在電腦上面設計原理圖，進展實驗的測試，掌握用eda技術的層次化設計方法，在實驗中也出現(xiàn)過點失誤，軟件運行出錯，經(jīng)過檢查，發(fā)現(xiàn)軟件沒有破解，在實驗中還是要注意小細節(jié)。實驗三簡易正弦波信號發(fā)生器設計一、實驗目的：１、進一步熟悉quartusii設計流程；２、熟悉lmp_rom與ｆｐｇａ硬件資的使用方法。３、熟悉signaltapii嵌入式邏輯分析^p儀的使用方法。二、實驗內容用原理圖設計一個簡易的正弦波信號發(fā)生器。三、實驗步驟1.建立一個工程，取名為sin_gnt。文件，用直接編輯法。____file—new—memoryfile—memoryinitializationfile,____ok，選number為128位，wordsize為8位，____ok,填寫表格，結果如圖3.以原理圖方式對lpm_rom進展設置和調用，在工程原理圖編輯窗中雙擊，出現(xiàn)symbol框圖中____megawizardplug-