多功能數字鐘集中講課課件

多功能數字鐘集中講課課件1第1頁，課件共25頁，創(chuàng)作于2023年2月一、數字鐘的功能要求

基本功能

準確計時，以數字形式顯示時、分、秒的時間

小時的計時要求為“12翻1”，分和秒的計時要求為60進位

校正時間

擴展功能

鬧鈴功能仿廣播電臺整點報時

報整點時數

第2頁，課件共25頁，創(chuàng)作于2023年2月二、數字鐘電路系統(tǒng)的組成框圖

數字鐘電路系統(tǒng)由主體電路和擴展電路兩大部分所組成

振蕩器產生的穩(wěn)定的高頻脈沖信號，作為數字鐘的時間基準，再經分頻器輸出標準秒脈沖

秒計數器計滿60后向分計數器進位

分計數器計滿60后向小時計數器進位

小時計數器按照“12翻1”規(guī)律計數

計數器的輸出經譯碼器送顯示器

計時出現(xiàn)誤差時可以用校時電路進行校時、校分、校秒

擴展電路必須在主體電路正常運行的情況下才能進行功能擴展

第3頁，課件共25頁，創(chuàng)作于2023年2月三、主體電路的設計與裝調

主體電路是由功能部件或單元電路組成。在設計這些電路或選擇部件時，盡量選用同類型的器件，如所有功能部件都采用TTL集成電路，或都采用CMOS集成電路。整個系統(tǒng)所用的器件種類應盡可能少。下面分別介紹各功能部件與單元電路的設計。

第4頁，課件共25頁，創(chuàng)作于2023年2月1.

振蕩器的設計

振蕩器是數字鐘的核心。振蕩器的穩(wěn)定度及頻率的精確度決定了數字鐘計時的準確程度，通常選用石英晶體構成振蕩器電路。一般來說，振蕩器的頻率越高，計時精度越高。

如圖所示為電子手表集成電路（如5C702）中的晶體振蕩器電路，常取晶振的頻率為32768Hz，因其內部有15級2分頻集成電路，所以輸出端正好可得到1Hz的標準脈沖。

第5頁，課件共25頁，創(chuàng)作于2023年2月1.

振蕩器的設計

由555定時器和RC組成多諧振蕩器。555是一種模擬和數字功能相結合的中規(guī)模集成器件。設振蕩頻率為1kHZ。

由555定時器和外接元件R1、R2、C1構成多諧振蕩器，腳2與腳6直接相連，如圖所示。電路沒有穩(wěn)態(tài)，僅存在兩個暫穩(wěn)態(tài)，電路亦不需要外加觸發(fā)信號，利用電源通過R1、R2向C充電，以及C通過R2向放電端Ct

放電，使電路產生振蕩。輸出信號的時間參數是：

T＝tw1＋tw2，tw1＝0.7(R1＋R2)Ctw2＝0.7R2C

第6頁，課件共25頁，創(chuàng)作于2023年2月第7頁，課件共25頁，創(chuàng)作于2023年2月2.

分頻器的設計

分頻器的功能主要有兩個

產生標準秒脈沖信號

提供功能擴展電路所需要的信號，如仿電臺報時用的1kHz的高音頻信號和500Hz的低音頻信號等

選用3片中規(guī)模集成電路計數器74LS192可以完成上述功能因每片為1/10分頻，3片級聯(lián)則可獲得所需要的頻率信號

即第1片的Q0端輸出頻率為100Hz，第2片的Q3端輸出為10Hz，第3片的Q3端輸出為1Hz第8頁，課件共25頁，創(chuàng)作于2023年2月3.

時分秒計數器的設計

分和秒計數器都是模M=60的計數器

其計數規(guī)律為00—01—…—58—59—00…

選74LS192作計數器，將··兩片級聯(lián)組成模數M=60的計數器

時計數器是一個“12翻1”的特殊進制計數器即當數字鐘運行到12時59分59秒時，秒的個位計數器再輸入一個秒脈沖時，數字鐘應自動顯示為01時00分00秒，實現(xiàn)日常生活中慣用的計時規(guī)律選用74LS192，其電路自行設計。第9頁，課件共25頁，創(chuàng)作于2023年2月4.

校時電路的設計

當數字鐘接通電源或者計時出現(xiàn)誤差時，需要校正時間（或稱校時）校時是數字鐘應具備的基本功能。一般電子手表都具有時、分、秒等校時功能為使電路簡單，這里只進行分和小時的校時對校時電路的要求是

在小時校正時不影響分和秒的正常計數在分校正時不影響秒和小時的正常計數

校時方式有“快校時”和“慢校時”兩種

“快校時”是，通過開關控制，使計數器對1Hz的校時脈沖計數

“慢校時”是用手動產生單脈沖作校時脈沖

S1為?！胺帧庇玫目刂崎_關

S2為?！皶r”用的控制開關

校時脈沖采用分頻器輸出的1Hz脈沖

當S1或S2分別為“0”時可進行“快校時”

如果校時脈沖由單次脈沖產生器（見第二章第四、五節(jié)）提供，則可以進行“慢校時”需要注意的是，校時電路是由與非門構成的組合邏輯電路，開關S1或S2為“0”或“1”時，可能會產生抖動，接電容C1、C2可以緩解抖動。必要時還應將其改為去抖動開關電路（見第二章第三節(jié)）第10頁，課件共25頁，創(chuàng)作于2023年2月5.

主體電路的裝調

由數字鐘系統(tǒng)組成框圖按照信號的流向分級安裝，逐級級聯(lián)，這里的每一級是指組成數字鐘的各功能電路。經過聯(lián)調并糾正設計方案中的錯誤和不足之處后，再測試電路的邏輯功能是否滿足設計要求。最后畫出滿足設計要求的總體邏輯電路圖。級聯(lián)時如果出現(xiàn)時序配合不同步，或尖峰脈沖干擾，引起邏輯混亂，可以增加多級邏輯門來延時第11頁，課件共25頁，創(chuàng)作于2023年2月

如果顯示字符變化很快，模糊不清，可能是由于電源電流的跳變引起的，可在集成電路器件的電源端VCC加退耦濾波電容。通常用幾十微法的大電容與0.01F的小電容相并聯(lián)。如果因實驗器材有限，則其中秒計數器的個位和時計數器的十位可以采用發(fā)光二極管指示，因而可以省去2片譯碼器和2片數碼顯示器。第12頁，課件共25頁，創(chuàng)作于2023年2月四、功能擴展電路的設計

鬧時功能

仿廣播電臺整點報時電路的設計

報整點時數電路的設計

第13頁，課件共25頁，創(chuàng)作于2023年2月1.

鬧時電路的設計

數字鐘在指定的時刻發(fā)出信號，或驅動音響電路“鬧時”；或對某裝置的電源進行接通或斷開“控制”。

不管是鬧時還是控制，都要求時間準確，即信號的開始時刻與持續(xù)時間必須滿足規(guī)定的要求。

例：要求上午7時59分發(fā)出鬧時信號，持續(xù)時間為1分鐘。解：7時59分所對應數字鐘的時個位計數器的狀態(tài)為：(Q3Q2Q1Q0)H1=0111，分十位計數器狀態(tài)為(Q3Q2Q1Q0)M2=0101，分個位計數器狀態(tài)為(Q3Q2Q1Q0)M1=1001。若將上述計數器輸出為“1”的所有輸出端經過與門電路去控制音響電路，可以使音響電路正好在7點59分響，持續(xù)1分鐘后（即8點時）停響。第14頁，課件共25頁，創(chuàng)作于2023年2月1.

鬧時電路的設計所以鬧時控制信號Z的表達式為

式中，M為上午的信號輸出，要求M=1

如果用與非門實現(xiàn)上式所表示的邏輯功能，則可以將Z進行布爾代數變換，即

實現(xiàn)上式的邏輯電路如圖所示，其中74LS20為4輸入二與非門，74LS03為集電極開路（OC門）的2輸入四與非門

因OC門的輸出端可以進行“線與”，使用時在它們的輸出端與電源+5V端之間應接一電阻RL，RL的值可由式(2-3-8)、(2-3-9)計算，取RL=3.3k。如果控制1kHz高音和驅動音響電路的兩級與非門也采用OC門，則RL的值應重新計算

由圖可見上午7點59分時,音響電路的晶體管導通,則揚聲器發(fā)出1kHz的聲音。持續(xù)1分鐘到8點整晶體管因輸入端為“0”而截止,電路停鬧。

第15頁，課件共25頁，創(chuàng)作于2023年2月

仿廣播電臺整點報時電路的功能要求是：

每當數字鐘計時快要到整點時發(fā)出聲響;

通常按照4低音1高音的順序發(fā)出間斷聲響;

以最后一聲高音結束的時刻為正點時刻。表5.5.2

秒個位計數器的狀態(tài)CP(秒)Q3S1Q2S1Q1S1Q0S1功能500000

510001鳴低音520010停530011鳴低音540100停550101鳴低音560110停570111鳴低音581000停591001鳴高音000000停

設4聲低音（約500Hz）分別發(fā)生在59分51秒、53秒、55秒及57秒，最后一聲高音（約1kHz）發(fā)生在59分59秒，它們的持續(xù)時間均為1秒。由表可得

2.

仿廣播電臺整點報時電路的設計第16頁，課件共25頁，創(chuàng)作于2023年2月2.

仿廣播電臺整點報時電路的設計只有當

分十位的Q2M2Q0M2=11

分個位的Q3M1Q0M1=11

秒十位的Q2S2Q0S2=11秒個位的Q0S1=1時

音響電路才能工作

這里采用的都是TTL與非門，如果用其它器件，則報時電路還會簡單一些。

第17頁，課件共25頁，創(chuàng)作于2023年2月3.

報整點時數電路的設計

報整點時數電路的功能是：每當數字鐘計時到整點時發(fā)出音響，且?guī)c響幾聲。實現(xiàn)這一功能的電路主要由以下幾部分組成：

減法計數器

完成幾點響幾聲的功能。即從小時計數器的整點開始進行減法計數，直到零為止。

編碼器將小時計數器的5個輸出端Q4、Q3、Q2、Q1、Q0按照“12翻1”的編碼要求轉換為減法計數器的4個輸入端D3、D2、D1、D0所需的BCD碼。

邏輯控制電路：控制減法計數器的清“0”與置數?？刂埔繇戨娐返妮斎胄盘?。

第18頁，課件共25頁，創(chuàng)作于2023年2月3.

報整點時數電路--減法計數器

減法計數器選用74LS191，各控制端的作用如下:為置數端。當

=0時將小時計數器的輸出經數

據輸入端D0D1D2D3的數據置入。為溢出負脈沖輸出端。當減計數到“0”時，

輸出一個負脈沖。

為加/減控制器。

=1時減法計數。

CPA為減法計數脈沖，兼作音響電路的控制脈沖。

第19頁，課件共25頁，創(chuàng)作于2023年2月3.

報整點時數電路--編碼器

分進位脈沖

小時計數器輸出

減法計數器輸入

CPQ4Q3Q2Q1Q0D3D2D1D0100001000120001000103000110011400100010050010101016001100110700111011180100010009010011001101000010101110001101112100101100

編碼器是由與非門實現(xiàn)的組合邏輯電路，其輸出端的邏輯表達式由5變量的卡諾圖可得：

D1的邏輯表達式

如果用與非門實現(xiàn)上式，則

D2的邏輯表達式

D0、D3的邏輯表達式分別為

第20頁，課件共25頁，創(chuàng)作于2023年2月3.

報整點時數電路--邏輯控制電路

邏輯控制電路由D觸發(fā)器74LS74與多級與非門組成

接通電源后按觸發(fā)開關S，使D觸發(fā)器清“0”，即1Q=0。該清“0”脈沖有兩個作用

其一，使74LS191的置數端，即將此時對應的小時計數器輸出的整點時數置入74LS191；

其二，封鎖1kHz的音頻信號，使音響電路無輸入脈沖。

當分十位計數器的進位脈沖Q2M2的下降沿來到時，經G1反相，小時計數器加1。新的小時數置入74LS191。Q2M2的下降沿同時又使74LS74的狀態(tài)翻轉，1Q經G3、G4延時后使

此時74LS191進行減法計數，計數脈沖由CP0提供。CP0=1時音響電路發(fā)出1kHz聲音，CP0=0時停響。

當減法計數到0時，使D觸發(fā)器的1CP=0，但觸發(fā)器狀態(tài)不變。當

時，因O2M2仍為0，CP=1，使D觸發(fā)器翻轉復“0”，74LS191又回到置數狀態(tài)，直到下一個Q2M2的下降沿來到

如果出現(xiàn)某些整點數不準確，其主要原因是邏輯控制電路中的與非門延時時間不夠，產生了競爭冒險現(xiàn)象，可以適當增加與非門的級數或接入小電容進行濾波。

第21頁，課件共25頁，創(chuàng)作于2023年2月五、設計任務

功能要求：基本功能：以數字形式顯示時、