門電路和組合邏輯電路七

關于門電路和組合邏輯電路七第1頁，講稿共138頁，2023年5月2日，星期三模擬信號數(shù)字信號電子電路中的信號模擬信號：在時間上或數(shù)值上連續(xù)變化的信號。

處理模擬信號的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號間的大小及相位關系。

在模擬電路中,晶體管通常工作在放大區(qū)。第2頁，講稿共138頁，2023年5月2日，星期三數(shù)字信號(也稱脈沖信號)：

在時間上和數(shù)值上都是不連續(xù)變化的，即是一種躍變信號，并且持續(xù)時間短暫。

處理數(shù)字信號的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號之間的邏輯關系。

在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū),起開關的作用。第3頁，講稿共138頁，2023年5月2日，星期三前面幾章討論的都是模擬電路，后面幾章將討論的是數(shù)字電路。數(shù)字電路和模擬電路都是電子技術的重要基礎。數(shù)字電路的廣泛應用和高度發(fā)展，標志著現(xiàn)代電子技術的水準，電子計算機、數(shù)字式儀表、數(shù)字化通信以及繁多的數(shù)字控制裝置等都是以數(shù)字電路為基礎。第4頁，講稿共138頁，2023年5月2日，星期三20.1.1數(shù)制在數(shù)字體制中，常用的是十進制,它有0～9十個數(shù)碼，計數(shù)規(guī)則為“逢十進一”

。20.1數(shù)制和脈沖信號1.常用數(shù)制數(shù)制是計數(shù)進位制的簡稱。在數(shù)字電路中常用的數(shù)制有十進制、二進制、八進制和十六進制。

(1)十進制

各個數(shù)碼處于十進制數(shù)的不同數(shù)位時,所代表的數(shù)值不同,即不同數(shù)位有不同數(shù)位的“位權”值。整數(shù)部分從低位至高位每位的權依次為：100、101、102、…;小數(shù)部分從高位至低位每位的權依次為：101

、10–2、

10–3、…

。十進制的基數(shù)(底數(shù))是10。如：(123.45)10=1102+2101+3100+4101+5102

第5頁，講稿共138頁，2023年5月2日，星期三(2)二進制

二進制有0和1兩個數(shù)碼，基數(shù)是2，計數(shù)規(guī)則為“逢二進一”。二進制數(shù)可轉換為十進制數(shù)，例如：

(110101.01)2=125+124+023+122+021+120+02-1+12-2

=(53.25)10(3)八進制

八進制有0~8八個數(shù)碼，基數(shù)是8，計數(shù)規(guī)則為“逢八進一”。八進制數(shù)可轉換為十進制數(shù)，例如：

(32.4)8=381+280+48?1=(26.5)10第6頁，講稿共138頁，2023年5月2日，星期三(4)十六進制

十六進制有0~9,A(10),B(11),C(12)，D(13)，E(14)，F(xiàn)(15)十六個數(shù)碼，基數(shù)是16，計數(shù)規(guī)則為“逢十六進一”。十六進制數(shù)可轉換為十進制數(shù)，例如：

(3B.6E)16=3161+B160+616?1+1416?2

(59.4)102.十進制數(shù)轉換為任意進制數(shù)

(1)十二進制轉換

十進制數(shù)轉換為二進制數(shù)分整數(shù)和凈小數(shù)兩部分進行。

整數(shù)部分的轉換采取除2取余法，直到商為零為止。

例如將十進制數(shù)(27.35)10

轉換成二進制數(shù)。第7頁，講稿共138頁，2023年5月2日，星期三………………余數(shù)1(d0)………………余數(shù)1(d1)………………余數(shù)0(d2)………………余數(shù)1(d3)………………余數(shù)1(d4)227

213

26

23

21

0整數(shù)部分的轉換(除2取余法，直到商為零為止。凈小數(shù)部分的轉換采取乘2取整法，直到滿足規(guī)定的位數(shù)為止。0.352=0.7……整數(shù)0(d1)0.72=1.4……整數(shù)1(d2)0.42=0.8……整數(shù)0(d3)0.82=1.6……整數(shù)1(d2)0.62=1.2……整數(shù)1(d5)0.22=0.4……整數(shù)0(d6)(27.35)10=(d4d3d2d1d0.d-1d-2d-3d-4d-5d-6)=(11011.010110)2第8頁，講稿共138頁，2023年5月2日，星期三(2)十八進制轉換十進制數(shù)二進制數(shù)將二進制數(shù)整數(shù)部分從低位開始每3位劃為一組；將小數(shù)部分從高位開始每3位劃為一組。例：將十進制數(shù)27.35轉換成八進制數(shù)。(27.35)10=(33.26)8(011011.010110)2(33.26)8(3)十十六進制轉換(00011011.01011000)2(1B.58)16(27.35)10=(1B.58)16第9頁，講稿共138頁，2023年5月2日，星期三脈沖幅度A脈沖上升沿tr

脈沖周期T脈沖下降沿tf

脈沖寬度tp

脈沖信號的部分參數(shù)：實際的矩形波20.1.2脈沖信號脈沖信號有正和負之分。正脈沖：脈沖躍變后的值比初始值高。負脈沖：脈沖躍變后的值比初始值低。第10頁，講稿共138頁，2023年5月2日，星期三20.2基本門電路及其組合

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

所謂門就是一種開關，它能按照一定的條件去控制信號通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關系(因果關系)，所以門電路又稱為邏輯門電路。20.2.1邏輯門電路的基本概念

基本邏輯關系為與、或、非三種。下面通過例子說明邏輯電路的概念及與、或、非

的意義。第11頁，講稿共138頁，2023年5月2日，星期三設開關斷開、燈不亮用邏輯0表示,開關閉合、燈亮用邏輯1表示。邏輯表達式

Y=A?B1.與邏輯關系

與邏輯關系是指當決定某事件的條件全部具備時，該事件才發(fā)生。0001011101

00ABY狀態(tài)表YBA第12頁，講稿共138頁，2023年5月2日，星期三2.或邏輯關系

或邏輯關系是指當決定某事件的條件之一具備時,該事件就發(fā)生。邏輯表達式

Y=A+B000111110110ABY狀態(tài)表第13頁，講稿共138頁，2023年5月2日，星期三3.非邏輯關系非邏輯關系是否定或相反的意思。邏輯表達式

Y=A狀態(tài)表101AY0第14頁，講稿共138頁，2023年5月2日，星期三由電子電路實現(xiàn)邏輯運算時，它的輸入和輸出信號都是用電位(或稱電平)的高低表示的。高電平和低電平都不是一個固定的數(shù)值,而是有一定的變化范圍。門電路是用以實現(xiàn)邏輯關系的電子電路，與前面所講過的基本邏輯關系相對應。

門電路主要有：與門、或門、非門、與非門、或非門、異或門等。20.2.2

分立元器件基本邏輯門電路20.2基本門電路及其組合第15頁，講稿共138頁，2023年5月2日，星期三100VUCC高電平低電平第16頁，講稿共138頁，2023年5月2日，星期三1.二極管與門電路

(1)電路(2)工作原理輸入A、B全為高電平1，輸出Y為1。輸入A、B不全為1，輸出Y

為0。與門邏輯狀態(tài)表1

000第17頁，講稿共138頁，2023年5月2日，星期三1.二極管與門電路(3)邏輯關系:與

邏輯即：有0出

0，

全

1出

1。邏輯表達式

Y=A?B邏輯符號與門邏輯狀態(tài)表第18頁，講稿共138頁，2023年5月2日，星期三(2)工作原理輸入A、B全為低電平0，輸出Y為0。輸入A、B有一個為1，輸出Y

為1。11102.二極管或門電路

(1)電路00011101或門邏輯狀態(tài)表ABY輸入輸出第19頁，講稿共138頁，2023年5月2日，星期三2.二極管或門電路(3)邏輯關系

:

或邏輯即：有1出

1，

全

0出

0。Y=A+B邏輯表達式邏輯符號第20頁，講稿共138頁，2023年5月2日，星期三3.晶體管非門電路截止(2)邏輯表達式

Y=A01

(1)電路01

1

010AY

非門邏輯狀態(tài)表飽和第21頁，講稿共138頁，2023年5月2日，星期三1.與非門電路有

0出

1

，全

1出

0。與非門20.2.3

基本邏輯門電路的組合邏輯表達式Y=A?B

與門

非門

與非邏輯狀態(tài)表第22頁，講稿共138頁，2023年5月2日，星期三或非門20.2.3

基本邏輯門電路的組合2.或非門電路有

1出

0

，全

0出

1。Y=A+B邏輯表達式

或非邏輯狀態(tài)表第23頁，講稿共138頁，2023年5月2日，星期三&A例：根據(jù)輸入波形畫出輸出波形ABY1有

0出

0，全

1出

1。有

1出

1，全

0出

0。Y2第24頁，講稿共138頁，2023年5月2日，星期三3.與或非門電路20.2.3

基本邏輯門電路的組合Y=A?B+C?D邏輯表達式邏輯符號第25頁，講稿共138頁，2023年5月2日，星期三20.3TTL門電路(晶體管—晶體管邏輯門電路)

TTL門電路是雙極型集成電路，與分立元件相比,具有速度快、可靠性高和微型化等優(yōu)點,目前分立元件電路已被集成電路替代。下面介紹集成與非門電路的工作原理、特性和參數(shù)。第26頁，講稿共138頁，2023年5月2日，星期三輸入級中間級輸出級20.3.1TTL與非門電路1.電路E2E3E1B等效電路C多發(fā)射極晶體管第27頁，講稿共138頁，2023年5月2日，星期三(1)輸入全為高電平1(3.6V)時2.工作原理4.3VT2、T5飽和導通鉗位2.1V發(fā)射結反偏截止

0(0.3V)負載電流（灌電流）輸入全高

1輸出為低

01VT1R1+UCC3.6V

1第28頁，講稿共138頁，2023年5月2日，星期三

T5YR3R5AB

CR4R2R1

T3

T4T2+5V

T12.工作原理T2、T5截止負載電流（拉電流）(0.3V)

1

0輸入有低

0輸出為高

11V(2)輸入端有任一低電平0(0.3V)流過發(fā)射結的電流為正向電流5VVY(50.70.7)V

=3.6V第29頁，講稿共138頁，2023年5月2日，星期三有0出1全1出0

與非邏輯關系與非門邏輯表達式Y=A?B?C第30頁，講稿共138頁，2023年5月2日，星期三74LS20、74LS00引腳排列示意圖第31頁，講稿共138頁，2023年5月2日，星期三(1)電壓傳輸特性輸出電壓UO與輸入電壓UI的關系。3.TTL與非門特性及參數(shù)電壓傳輸特性測試電路第32頁，講稿共138頁，2023年5月2日，星期三(2)TTL“與非”門的參數(shù)電壓傳輸特性典型值3.6V，≥2.4V為合格典型值0.3V，≤0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL輸出高電平電壓UOH和輸出低電平電壓UOL第33頁，講稿共138頁，2023年5月2日，星期三

指一個

與非

門能帶同類門的最大數(shù)目，它表示帶負載的能力。對于TTL與非

門,

NO≥

8。扇出系數(shù)NO平均傳輸延遲時間tpdTTL的tpd約為10~40ns，此值愈小愈好。第34頁，講稿共138頁，2023年5月2日，星期三輸入高電平電流IIH和輸入低電平電流IIL

當某一輸入端接高電平，其余輸入端接低電平時，流入該輸入端的電流，稱為高電平輸入電流IIH(A)。

當某一輸入端接低電平，其余輸入端接高電平時，流出該輸入端的電流，稱為低電平輸入電流IIL(mA)。若要保證輸出為高電平，則對電阻值有限制RIIL<UNLIIL第35頁，講稿共138頁，2023年5月2日，星期三

DE20.3.2三態(tài)輸出與非門電路

1電路

D控制端截止第36頁，講稿共138頁，2023年5月2日，星期三20.3.2三態(tài)輸出與非門電路

0電路1V1V當控制端為低電平0時,輸出Y處于開路狀態(tài)，也稱為高阻狀態(tài)?？刂贫藢ǖ?7頁，講稿共138頁，2023年5月2日，星期三邏輯符號0

高阻

0

0

1

1

0

1

1

1

1

0

1

1

1

1

1

0表示任意態(tài)20.3.2三態(tài)輸出與非門電路三態(tài)輸出與非狀態(tài)表ABEY功能表輸出高阻第38頁，講稿共138頁，2023年5月2日，星期三三態(tài)門應用：可實現(xiàn)用一條總線分時傳送幾個不同的數(shù)據(jù)或控制信號。

1

0

0A1

B1第39頁，講稿共138頁，2023年5月2日，星期三電路有源負載20.3.3集電極開路與非門電路(OC門)邏輯符號第40頁，講稿共138頁，2023年5月2日，星期三OC門的特點：(1)輸出端可直接驅動負載如：(2)幾個輸出端可直接相聯(lián)

1

0

0

0

0第41頁，講稿共138頁，2023年5月2日，星期三OC門的特點：如：(2)幾個輸出端可直接相聯(lián)

1

0

0

1線與功能0(1)輸出端可直接驅動負載第42頁，講稿共138頁，2023年5月2日，星期三20.4.1CMOS非門電路20.4CMOS門電路

PMOS管NMOS管CMOS管負載管驅動管(互補對稱管)A=1時，T1導通，

T2截止，Y=0A=0時，T1截止，

T2導通，Y=1Y=A第43頁，講稿共138頁，2023年5月2日，星期三T4與T3并聯(lián),T1與T2串聯(lián)。當A、B都是高電平時,T1

與T2同時導通，T4與T3同時截止,輸出Y為低電平。當A、B中有一個是低電平時，T1與T2中有一個截止，T4與T3中有一個導通,輸出Y為高電平。與非門電路1.電路2.工作原理第44頁，講稿共138頁，2023年5月2日，星期三

當A、B中有一個是高電平時，T1

與T2中有一個導通，T4

與T3中有一個截止，輸出Y為低電平。

當A、B都是低電平時，T1

與T2同時截止，T4與T3同時導通；輸出Y為高電平。20.4.3CMOS或非門電路1.電路2.工作原理第45頁，講稿共138頁，2023年5月2日，星期三20.4.4CMOS傳輸門電路1.電路

2.工作原理設兩管開啟電壓絕對值均為3V。10V0V可見uI在0~10V連續(xù)變化時，至少有一個管子導通,傳輸門打開,(相當于開關接通),uI可傳輸?shù)捷敵龆?即uO=uI，所以COMS傳輸門可以傳輸模擬信號，也稱為模擬開關。（0~7V）導通（3~10V）導通第46頁，講稿共138頁，2023年5月2日，星期三0V10V可見uI在0~10V連續(xù)變化時，兩管子均截止,傳輸門關斷，(相當于開關斷開)uI不能傳輸?shù)捷敵龆?。?~10V）截止截止結論：C=1(C=0)時傳輸門開通。C=0(C=1)時傳輸門關斷。20.4.4CMOS傳輸門電路1.電路

2.工作原理設兩管開啟電壓絕對值均為3V。第47頁，講稿共138頁，2023年5月2日，星期三20.4.4CMOS傳輸門電路開關電路

1開通

0關斷第48頁，講稿共138頁，2023年5月2日，星期三CMOS電路優(yōu)點(1)靜態(tài)功耗低(每門只有0.01mW,TTL每門10mW)(2)抗干擾能力強(3)扇出系數(shù)大(4)允許電源電壓范圍寬(3~18V)TTL電路優(yōu)點(1)開關速度快(2)抗干擾能力強(3)帶負載能力強第49頁，講稿共138頁，2023年5月2日，星期三20.5邏輯代數(shù)

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設計邏輯電路的數(shù)學工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有0，1兩種，分別稱為邏輯0和邏輯1。這里0和1并不表示數(shù)量的大小，而是表示兩種相互對立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關系，而不是數(shù)量關系。這是它與普通代數(shù)的本質(zhì)區(qū)別。第50頁，講稿共138頁，2023年5月2日，星期三1.常量與變量的關系20.5.1邏輯代數(shù)運算法則2.邏輯代數(shù)的基本運算法則自等律0-1律重疊律還原律互補律交換律第51頁，講稿共138頁，2023年5月2日，星期三2.邏輯代數(shù)的基本運算法則普通代數(shù)不適用！證明:結合律分配律A+1=1

AA=A.第52頁，講稿共138頁，2023年5月2日，星期三110011111100反演律列狀態(tài)表證明：AB00011011111001000000吸收律

(1)A+AB=A

(2)

A(A+B)=A對偶式第53頁，講稿共138頁，2023年5月2日，星期三對偶關系：將某邏輯表達式中的與(?)換成或

(+)，或(+)換成與(?)，得到一個新的邏輯表達式，即為原邏輯式的對偶式。若原邏輯恒等式成立，則其對偶式也成立。證明：A+AB=A（3）（4）對偶式（5）（6）對偶式第54頁，講稿共138頁，2023年5月2日，星期三20.5.2邏輯函數(shù)的表示方法表示方法邏輯式邏輯狀態(tài)表邏輯圖卡諾圖下面舉例說明這四種表示方法。例：有一T形走廊，在相會處有一路燈,在進入走廊的A、B、C三地各有控制開關，都能獨立進行控制。任意閉合一個開關,燈亮；任意閉合兩個開關,燈滅；三個開關同時閉合，燈亮。設A、B、C代表三個開關(輸入變量)；Y代表燈(輸出變量)。第55頁，講稿共138頁，2023年5月2日，星期三

(1)列邏輯狀態(tài)表設：開關閉合其狀態(tài)為1，斷開為

0。燈亮狀態(tài)為1，燈滅為

0。三輸入變量有八種組合狀態(tài)。n輸入變量有2n種組合狀態(tài)。第56頁，講稿共138頁，2023年5月2日，星期三2.邏輯式取Y=1(或Y=0)列邏輯式。取Y=1

用

與、或、非等運算來表達邏輯函數(shù)的表達式。由邏輯狀態(tài)表寫出邏輯式一種組合中，輸入變量之間是與關系。

0000

A

B

C

Y0011010101101001101011001111對應于Y=1，若輸入變量為1，則取輸入變量本身(如A)；若輸入變量為

0，則取其反變量(如A)。第57頁，講稿共138頁，2023年5月2日，星期三各組合之間是或關系2.邏輯式反之，也可由邏輯式列出狀態(tài)表。

0000

A

B

C

Y0011010101101001101011001111第58頁，講稿共138頁，2023年5月2日，星期三3.邏輯圖第59頁，講稿共138頁，2023年5月2日，星期三20.5.3邏輯函數(shù)的化簡

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復雜；若經(jīng)過簡化，則可使用較少的邏輯門實現(xiàn)同樣的邏輯功能。從而可節(jié)省器件,降低成本，提高電路工作的可靠性。利用邏輯代數(shù)變換，可用不同的門電路實現(xiàn)相同的邏輯功能?；喎椒ü椒ㄖZ圖法第60頁，講稿共138頁，2023年5月2日，星期三1.用與非門構成基本門電路(2)應用與非門構成或門電路(1)應用與非門構成與門電路由邏輯代數(shù)運算法則由邏輯代數(shù)運算法則第61頁，講稿共138頁，2023年5月2日，星期三(3)應用與非門構成非門電路(4)用與非門構成或非門由邏輯代數(shù)運算法則：第62頁，講稿共138頁，2023年5月2日，星期三2.應用邏輯代數(shù)運算法則化簡(1)并項法(2)配項法第63頁，講稿共138頁，2023年5月2日，星期三(3)加項法(4)吸收法吸收第64頁，講稿共138頁，2023年5月2日，星期三化簡吸收吸收吸收吸收第65頁，講稿共138頁，2023年5月2日，星期三

3.應用卡諾圖化簡卡諾圖:是與變量的最小項對應的按一定規(guī)則排列的方格圖，每一小方格填入一個最小項。

(1)最小項對于n輸入變量有2n

種組合,其相應的乘積項也有2n

個，則每一個乘積項就稱為一個最小項。其特點是每個輸入變量均在其中以原變量和反變量形式出現(xiàn)一次，且僅一次。如：三個變量有8種組合，最小項就是8個,卡諾圖也相應有8個小方格。在卡諾圖的行和列分別標出變量及其狀態(tài)。第66頁，講稿共138頁，2023年5月2日，星期三

(2)卡諾圖任意兩個相鄰最小項之間只有一個變量改變二變量四變量三變量二進制數(shù)對應的十進制數(shù)編號第67頁，講稿共138頁，2023年5月2日，星期三(2)卡諾圖(a)根據(jù)狀態(tài)表畫出卡諾圖如:將輸出變量為1的填入對應的小方格，為0的可不填。第68頁，講稿共138頁，2023年5月2日，星期三(2)卡諾圖（b)根據(jù)邏輯式畫出卡諾圖將邏輯式中的最小項分別用1填入對應的小方格。如果邏輯式中最小項不全，可不填。如:注意：如果邏輯式不是由最小項構成，一般應先化為最小項，或按本課件中例3方法填寫。第69頁，講稿共138頁，2023年5月2日，星期三解：①(a)將取值為1的相鄰小方格圈成圈。(b)所圈取值為1的相鄰小方格的個數(shù)應為2n(n=0，1，2…)。(3)應用卡諾圖化簡邏輯函數(shù)例1.將用卡諾圖表示并化簡。步驟1.卡諾圖2.合并最小項3.寫出最簡與或邏輯式第70頁，講稿共138頁，2023年5月2日，星期三(3)應用卡諾圖化簡邏輯函數(shù)解：三個圈最小項分別為合并最小項寫出簡化邏輯式卡諾圖化簡法：保留一個圈內(nèi)最小項的相同變量，而消去相反變量。第71頁，講稿共138頁，2023年5月2日，星期三00ABC100111101111解：寫出簡化邏輯式多余AB00011110CD000111101111相鄰例2.

應用卡諾圖化簡邏輯函數(shù)(1)(2)

第72頁，講稿共138頁，2023年5月2日，星期三解：寫出簡化邏輯式AB00011110CD000111101例3.

應用卡諾圖化簡邏輯函數(shù)111111111含A均填1注意：1.圈的個數(shù)應最少2.每個“圈”要最大

3.每個“圈”至少要包含一個未被圈過的最小項。第73頁，講稿共138頁，2023年5月2日，星期三20.6

組合邏輯電路的分析與設計

組合邏輯電路：任何時刻電路的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與該時刻以前的電路狀態(tài)無關。組合邏輯電路框圖第74頁，講稿共138頁，2023年5月2日，星期三20.6.1組合邏輯電路的分析

(1)由邏輯圖寫出輸出端的邏輯表達式(2)運用邏輯代數(shù)化簡或變換(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：第75頁，講稿共138頁，2023年5月2日，星期三例1：分析下圖的邏輯功能。解：(1)寫出邏輯表達式(2)應用邏輯代數(shù)化簡反演律反演律第76頁，講稿共138頁，2023年5月2日，星期三

(3)列邏輯狀態(tài)表=A

B邏輯式

(4)分析邏輯功能

邏輯符號輸入相同輸出為0，輸入相異輸出為

1，稱為異或邏輯關系。這種電路稱異或門。第77頁，講稿共138頁，2023年5月2日，星期三例2：某一組合邏輯電路如圖所示，試分析其邏輯功能。解：(1)由邏輯圖寫邏輯表達式，并化簡第78頁，講稿共138頁，2023年5月2日，星期三

(2)由邏輯式列出邏輯狀態(tài)表(3)分析邏輯功能只當A、B、C全為0或全為1時，輸出Y才為1，否則為0。故該電路為判一致電路，可用于判斷三輸入端的狀態(tài)是否一致。第79頁，講稿共138頁，2023年5月2日，星期三20.6.2組合邏輯電路的設計根據(jù)邏輯功能要求邏輯電路設計

(1)由邏輯要求，列出邏輯狀態(tài)表

(2)由邏輯狀態(tài)表寫出邏輯表達式

(3)簡化和變換邏輯表達式

(4)畫出邏輯圖設計步驟如下：第80頁，講稿共138頁，2023年5月2日，星期三例1：設計一個三人(A、B、C)表決電路。每人有一按鍵，如果贊同，按鍵，表示1；如不贊同，不按鍵，表示0。表決結果用指示燈表示，多數(shù)贊同,燈亮為1，反之燈不亮為0。解:(1)列邏輯狀態(tài)表

(2)寫出邏輯表達式取

Y=1

(或Y=0)

列邏輯式。對應于Y=1，若輸入變量為

1，則取輸入變量本身(如A)；若輸入變量為

0則取其反變量(如A)。第81頁，講稿共138頁，2023年5月2日，星期三(3)用與非門構成邏輯電路在一種組合中，各輸入變量之間是與關系。各組合之間是或關系。ABC00100111101111第82頁，講稿共138頁，2023年5月2日，星期三三人表決電路第83頁，講稿共138頁，2023年5月2日，星期三例2:

某工廠有A、B、C三個車間和一個自備電站,站內(nèi)有兩臺發(fā)電機G1和G2。G1的容量是G2的兩倍。如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工,只需G1運行，如果三個車間同時開工，則G1和G2均需運行。試畫出控制G1和G2運行的邏輯圖。設A、B、C分別表示三個車間的開工狀態(tài)，開工為1，不開工為0；G1和

G2運行為1，不運行為0。解：(1)根據(jù)邏輯要求列狀態(tài)表

首先假設邏輯變量、邏輯函數(shù)取0、1的含義。第84頁，講稿共138頁，2023年5月2日，星期三邏輯要求：如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行；如果三個車間同時開工，則G1和G2均需運行。開工

1不開工

0運行

1不運行

0(1)根據(jù)邏輯要求列狀態(tài)表0111

0

0

1

0

100011

0

1第85頁，講稿共138頁，2023年5月2日，星期三(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結果

(3)化簡邏輯式可得第86頁，講稿共138頁，2023年5月2日，星期三(4)用與非門構成邏輯電路

由邏輯表達式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡。第87頁，講稿共138頁，2023年5月2日，星期三(5)畫出邏輯圖第88頁，講稿共138頁，2023年5月2日，星期三20.7加法器在數(shù)字電路中，常用的組合邏輯電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和數(shù)據(jù)選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結構、工作原理和使用方法。二進制計數(shù)規(guī)則：0，1兩個數(shù)碼，“逢二進一”。

在數(shù)字系統(tǒng)，尤其是在計算機的數(shù)字系統(tǒng)中，二進制加法器是它的基本部件之一。加法器:

實現(xiàn)二進制加法運算的電路。第89頁，講稿共138頁，2023年5月2日，星期三20.7.1半加器半加：實現(xiàn)兩個一位二進制數(shù)相加，不考慮來自低位的進位。AB兩個輸入表示兩個同位相加的數(shù)兩個輸出S表示半加和C表示向高位的進位邏輯符號半加器：第90頁，講稿共138頁，2023年5月2日，星期三半加器邏輯狀態(tài)表邏輯表達式邏輯圖&=1ABSC第91頁，講稿共138頁，2023年5月2日，星期三20.7.2全加器輸出表示本位和表示向高位的進位CiSi全加：實現(xiàn)兩個1位二進制數(shù)相加，且考慮來自低位的進位。邏輯符號

全加器：輸入Ai表示兩個同位相加的數(shù)BiCi-1表示低位來的進位第92頁，講稿共138頁，2023年5月2日，星期三(1)列邏輯狀態(tài)表(2)寫出邏輯式第93頁，講稿共138頁，2023年5月2日，星期三

半加器構成的全加器第94頁，講稿共138頁，2023年5月2日，星期三20.8編碼器

把二進制碼按一定規(guī)律編排，使每組代碼具有一個特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進制代碼有2n

種組合,可以表示2n

個信息。要表示N個信息所需的二進制代碼應足

2nN第95頁，講稿共138頁，2023年5月2日，星期三20.8.1二進制編碼器將輸入信號編成二進制代碼的電路。2n個n位編碼器高低電平信號二進制代碼第96頁，講稿共138頁，2023年5月2日，星期三例：設計一個編碼器，滿足以下要求：(1)將I0、I1、…、I78個信號編成二進制代碼。(2)編碼器每次只能對一個信號進行編碼，不允許兩個或兩個以上的信號同時有效。(3)

設輸入信號高電平有效。解：(1)分析要求：

輸入有8個信號，即N=8，根據(jù)2n

N的關系,即n=3，即輸出為三位二進制代碼。第97頁，講稿共138頁，2023年5月2日，星期三

(2)列編碼表第98頁，講稿共138頁，2023年5月2日，星期三

(3)寫出邏輯式并轉換成與非式Y2=I4+I5+I6+I7

=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7

=I2I3I6I7.

.

.=I2+I3+I6+I7Y0=I1+I3+I5+I7...

=I1I3I5I7=I1+I3+I5+I7第99頁，講稿共138頁，2023年5月2日，星期三

(4)畫出邏輯圖1000

0

0

0011

1第100頁，講稿共138頁，2023年5月2日，星期三將十進制數(shù)0~9編成二進制代碼的電路。20.8.2二十進制編碼器表示十進制數(shù)4位10個編碼器高低電平信號二進制代碼第101頁，講稿共138頁，2023年5月2日，星期三8421碼編碼表000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y30001110100001111000110110000000000111第102頁，講稿共138頁，2023年5月2日，星期三寫出邏輯式并化成或非和與非式Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.

=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7第103頁，講稿共138頁，2023年5月2日，星期三畫出邏輯圖1000000001110110100第104頁，講稿共138頁，2023年5月2日，星期三法二：第105頁，講稿共138頁，2023年5月2日，星期三十鍵8421碼編碼器的邏輯圖001100第106頁，講稿共138頁，2023年5月2日，星期三

當有兩個或兩個以上的信號同時輸入編碼電路，電路只能對其中一個優(yōu)先級別高的信號進行編碼。即允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進行編碼，而對其他優(yōu)先級別低的信號不予理睬。優(yōu)先編碼器第107頁，講稿共138頁，2023年5月2日，星期三74LS4147編碼器功能表第108頁，講稿共138頁，2023年5月2日，星期三例:74LS147集成優(yōu)先編碼器(10線–4線)74LS147引腳圖低電平有效第109頁，講稿共138頁，2023年5月2日，星期三20.9譯碼器和數(shù)字顯示譯碼是編碼的反過程。它是將代碼的組合譯成一個特定的輸出信號。20.9.1二進制譯碼器8個3位譯碼器二進制代碼高低電平信號第110頁，講稿共138頁，2023年5月2日，星期三狀態(tài)表

例：三位二進制譯碼器（輸出高電平有效）第111頁，講稿共138頁，2023年5月2日，星期三寫出邏輯表達式Y0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC第112頁，講稿共138頁，2023年5月2日，星期三邏輯圖

011

10001000000第113頁，講稿共138頁，2023年5月2日，星期三例：利用譯碼器分時將采樣數(shù)據(jù)送入計算機。譯碼器工作。第114頁，講稿共138頁，2023年5月2日，星期三工作原理：(以A0A1=00為例)000脫離總線數(shù)據(jù)全為1第115頁，講稿共138頁，2023年5月2日，星期三雙2線–4線譯碼器Y0~Y3是輸出端A0、A1是輸入端

S

是使能端第116頁，講稿共138頁，2023年5月2日，星期三74LS139型譯碼器功能表

74LS139型譯碼器雙2線–4線譯碼器中：A0、A1是輸入端。Y0~Y3是輸出端。

S

是使能端。輸出低電平有效。S=0時譯碼器工作。第117頁，講稿共138頁，2023年5月2日，星期三20.9.2二-十進制顯示譯碼器

在數(shù)字電路中，常常需要把運算結果用十進制數(shù)顯示出來，這就要用顯示譯碼器。第118頁，講稿共138頁，2023年5月2日，星期三

1.半導體數(shù)碼管

由七段發(fā)光二極管構成gfedcba低電平時發(fā)光高電平時發(fā)光共陽極接法共陰極接法第119頁，講稿共138頁，2023年5月2日，星期三

2.七段顯示譯碼器10010111111第120頁，講稿共138頁，2023年5月2日，星期三七段顯示譯碼器狀態(tài)表