組合邏輯電路器件

.z.----z-第四章組合邏輯模塊及其應用上一章介紹了組合邏輯電路的分析與設計方法。隨著微電子技術的開展，現(xiàn)在許多常用的組合邏輯電路都有現(xiàn)成的集成模塊，不需要我們用門電路設計。本章將介紹編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比擬器、加法器等常用組合邏輯集成器件，重點分析這些器件的邏輯功能、實現(xiàn)原理及應用方法。4.1編碼器一．編碼器的根本概念及工作原理編碼——將字母、數(shù)字、符號等信息編成一組二進制代碼。例：鍵控8421BCD碼編碼器。左端的十個按鍵S0～S9代表輸入的十個十進制數(shù)符號0～9，輸入為低電平有效，即*一按鍵按下，對應的輸入信號為0。輸出對應的8421碼，為4位碼，所以有4個輸出端A、B、C、D。圖4.1.1鍵控8421BCD碼編碼器由真值表寫出各輸出的邏輯表達式為：表鍵控8421BCD碼編碼器真值表輸入輸出S9S8S7S6S5S4S3S2S1S0ABCDGS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011畫出邏輯圖，如圖所示。其中GS為控制使能標志，當按下S0～S9任意一個鍵時，GS=1，表示有信號輸入；當S0～S9均沒按下時，GS=0，表示沒有信號輸入，此時的輸出代碼0000為無效代碼。二．二進制編碼器用n位二進制代碼對2n個信號進展編碼的電路稱為二進制編碼器。3位二進制編碼器有8個輸入端3個輸出端，所以常稱為8線—3線編碼器，其功能真值表見表，輸入為高電平有效。表編碼器真值表輸入輸出I0I1I2I3I4I5I6I7A2A1A01000000001000000001000000001000000001000000001000000001000000001000001010011100101110111由真值表寫出各輸出的邏輯表達式為：用門電路實現(xiàn)邏輯電路。圖4.1.23位二進制編碼器三．優(yōu)先編碼器優(yōu)先編碼器——允許同時輸入兩個以上的編碼信號，編碼器給所有的輸入信號規(guī)定了優(yōu)先順序，當多個輸入信號同時出現(xiàn)時，只對其中優(yōu)先級最高的一個進展編碼。74148是一種常用的8線-3線優(yōu)先編碼器。其功能如表所示，其中I0～I7為編碼輸入端，低電平有效。A0～A2為編碼輸出端，也為低電平有效，即反碼輸出。其他功能：〔1〕EI為使能輸入端，低電平有效。〔2〕優(yōu)先順序為I7→I0，即I7的優(yōu)先級最高，然后是I6、I5、…、I0?！?〕GS為編碼器的工作標志，低電平有效?！?〕EO為使能輸出端，高電平有效。表74148優(yōu)先編碼器真值表輸入輸出EII0I1I2I3I4I5I6I7A2A1A0GSEO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101其邏輯圖如下圖。圖4.1.374148優(yōu)先編碼器的邏輯圖四．編碼器的應用1．編碼器的擴展集成編碼器的輸入輸出端的數(shù)目都是一定的，利用編碼器的輸入使能端EI、輸出使能端EO和優(yōu)先編碼工作標志GS，可以擴展編碼器的輸入輸出端。圖所示為用兩片74148優(yōu)先編碼器串行擴展實現(xiàn)的16線—4線優(yōu)先編碼器。圖4.1.4串行擴展實現(xiàn)的16線—4線優(yōu)先編碼器它共有16個編碼輸入端，用*0～*15表示；有4個編碼輸出端，用Y0～Y3表示。片1為低位片，其輸入端I0～I7作為總輸入端*0～*7；片2為高位片，其輸入端I0～I7作為總輸入端*8～*15。兩片的輸出端A0、A1、A2分別相與，作為總輸出端Y0、Y1、Y2，片2的GS端作為總輸出端Y3。片1的輸出使能端EO作為電路總的輸出使能端；片2的輸入使能端EI作為電路總的輸入使能端，在本電路中接0，處于允許編碼狀態(tài)。片2的輸出使能端EO接片的輸入使能端EI，控制片1工作。兩片的工作標志GS相與，作為總的工作標志GS端。電路的工作原理為：當片2的輸入端沒有信號輸入，即*8～*15全為1時，GS2=1〔即Y3=1〕，EO2=0〔即EI1=0〕，片1處于允許編碼狀態(tài)。設此時*5=0，則片1的輸出為A2A1A0=010，由于片2輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=1010。當片2有信號輸入，EO2=1〔即EI1=1〕，片1處于制止編碼狀態(tài)。設此時*12=0〔即片2的I4=0〕，則片2的輸出為A2A1A0=011，且GS2=0。由于片1輸出A2A1A0=111，所以總輸出Y3Y2Y1Y0=0011。2．組成8421BCD編碼器圖所示是用74148和門電路組成的8421BCD編碼器，輸入仍為低電平有效，輸出為8421DCD碼。工作原理為：當I9、I8無輸入〔即I9、I8均為高平〕時，與非門G4的輸出Y3=0，同時使74148的EI=0，允許74148工作，74148對輸入I0～I7進展編碼。如I5=0，則A2A1A0=010，經(jīng)門G1、G2、G3處理后，Y2Y1Y0=101，所以總輸出Y3Y2Y1Y0=0101。這正好是5的842lBCD碼。當I9或I8有輸入〔低電平〕時，與非門G4的輸出Y3=1，同時使74148的EI=1，制止74148工作，使A2A1A0=111。如果此時I9=0，總輸出Y3Y2Y1Y0=1001。如果I8=0，總輸出Y3Y2Y1Y0=1000。正好是9和8的842lBCD碼。圖74148組成8421BCD編碼器4.2譯碼器一．譯碼器的根本概念及工作原理譯碼器——將輸入代碼轉(zhuǎn)換成特定的輸出信號。假設譯碼器有n個輸入信號和N個輸出信號，如果N=2n，就稱為全譯碼器，常見的全譯碼器有2線—4線譯碼器、3線—8線譯碼器、4線—16線譯碼器等。如果N＜2n，稱為局部譯碼器，如二一十進制譯碼器〔也稱作4線—10線譯碼器〕等。下面以2線—4線譯碼器為例說明譯碼器的工作原理和電路構(gòu)造。2線—4線譯碼器的功能如表所示。表2線—4線譯碼器功能表輸入輸出EIABY0Y1Y2Y31××00000101001111110111101111011110由表可寫出各輸出函數(shù)表達式：用門電路實現(xiàn)2線—4線譯碼器的邏輯電路如圖所示。圖2線—4線譯碼器邏輯圖二．集成譯碼器1.二進制譯碼器7413874138是一種典型的二進制譯碼器，其邏輯圖和引腳圖如圖所示。它有3個輸入端A2、A1、A0，8個輸出端Y0~Y7，所以常稱為3線—8線譯碼器，屬于全譯碼器。輸出為低電平有效，G1、G2A和G2B為使能輸入端。圖4.2.274138集成譯碼器邏輯圖表4.2.23線—8線譯碼器74138功能表輸入輸出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××10××100100100100100100100100×××××××××00000101001110010111011111111111111111111111111101111111101111111101111111101111111101111111101111111101111111102.8421BCD譯碼器7442〔自學〕三．譯碼器的應用1．譯碼器的擴展利用譯碼器的使能端可以方便地擴展譯碼器的容量。圖所示是將兩片74138擴展為4線—16線譯碼器。其工作原理為：當E＝1時，兩個譯碼器都制止工作，輸出全1；當E＝0時，譯碼器工作。這時，如果A3=0，高位片制止，低位片工作，輸出Y0～Y7由輸入二進制代碼A2AlA0決定；如果A3=1，低位片制止，高位片工作，輸出Y8～Y15由輸入二進制代碼A2AlA0決定。從而實現(xiàn)了4線—16線譯碼器功能。圖4.2.4兩片74138擴展為4線—16線譯碼器2．實現(xiàn)組合邏輯電路由于譯碼器的每個輸出端分別與一個最小項相對應，因此輔以適當?shù)拈T電路，便可實現(xiàn)任何組合邏輯函數(shù)。例4.2.1試用譯碼器和門電路實現(xiàn)邏輯函數(shù)解：〔1〕將邏輯函數(shù)轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非—與非形式。=m3+m5+m6+m7=〔2〕該函數(shù)有三個變量，所以選用3線—8線譯碼器74138。用一片74138加一個與非門就可實現(xiàn)邏輯函數(shù)L，邏輯圖如圖4.2.5所示。例4.2.2*組合邏輯電路的真值表如表4.2.4所示，試用譯碼器和門電路設計該邏輯電路。解：〔1〕寫出各輸出的最小項表達式，再轉(zhuǎn)換成與非—與非形式?！?〕選用3線—8線譯碼器74138。設A=A2、B=A1、C=A0。將L、F、G的邏輯表達式與74138的輸出表達式相比擬，有：用一片74138加三個與非門就可實現(xiàn)該組合邏輯電路，邏輯圖如圖4.2.6所示。表4.2.4例4.2.2的真值表輸入輸出ABCLFG000001010011100101110111001100101010101010011100可見，用譯碼器實現(xiàn)多輸出邏輯函數(shù)時，優(yōu)點更明顯。3．構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器——將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的*一路輸出。它的作用與圖4.2.7所示的單刀多擲開關相似。由于譯碼器和數(shù)據(jù)分配器的功能非常接近，所以譯碼器一個很重要的應用就是構(gòu)成數(shù)據(jù)分配器。也正因為如此，市場上沒有集成數(shù)據(jù)分配器產(chǎn)品，只有集成譯碼器產(chǎn)品。當需要數(shù)據(jù)分配器時，可以用譯碼器改接。例用譯碼器設計一個"1線-8線〞數(shù)據(jù)分配器。表4.2.5數(shù)據(jù)分配器功能表地址選擇信號輸出A2A1A0000001010011100101110111D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D7圖4.2.8用譯碼器構(gòu)成數(shù)據(jù)分配器四．數(shù)字顯示譯碼器在數(shù)字系統(tǒng)中，常常需要將數(shù)字、字母、符號等直觀地顯示出來，供人們讀取或監(jiān)視系統(tǒng)的工作情況。能夠顯示數(shù)字、字母或符號的器件稱為數(shù)字顯示器。在數(shù)字電路中，數(shù)字量都是以一定的代碼形式出現(xiàn)的，所以這些數(shù)字量要先經(jīng)過譯碼，才能送到數(shù)字顯示器去顯示。這種能把數(shù)字量翻譯成數(shù)字顯示器所能識別的信號的譯碼器稱為數(shù)字顯示譯碼器。常用的數(shù)字顯示器有多種類型。按顯示方式分，有字型重疊式、點陣式、分段式等。按發(fā)光物質(zhì)分，有半導體顯示器，又稱發(fā)光二極管(LED)顯示器、熒光顯示器、液晶顯示器、氣體放電管顯示器等。目前應用最廣泛的是由發(fā)光二極管構(gòu)成的七段數(shù)字顯示器。1．七段數(shù)字顯示器原理七段數(shù)字顯示器就是將七個發(fā)光二極管〔加小數(shù)點為八個〕按一定的方式排列起來，七段a、b、c、d、e、f、g〔小數(shù)點DP〕各對應一個發(fā)光二極管，利用不同發(fā)光段的組合，顯示不同的阿拉伯數(shù)字。圖4.2.9七段數(shù)字顯示器及發(fā)光段組合圖〔a〕顯示器〔b〕段組合圖按部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽極兩種。圖4.2.10半導體數(shù)字顯示器的部接法〔a〕共陽極接法〔b〕共陰極接法半導體顯示器的優(yōu)點是工作電壓較低〔1.5～3V〕、體積小、壽命長、亮度高、響應速度快、工作可靠性高。缺點是工作電流大，每個字段的工作電流約為10mA左右。2．七段顯示譯碼器7448七段顯示譯碼器7448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器，它的功能是將輸入的4位二進制代碼轉(zhuǎn)換成顯示器所需要的七個段信號a～g。表4.2.6為它的邏輯功能表。a～g為譯碼輸出端。另外，它還有3個控制端：試燈輸入端LT、滅零輸入端RBI、特殊控制端BI/RBO。其功能為：〔1〕正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進制數(shù)l～15的二進制碼〔0001～1111〕進展譯碼，產(chǎn)生對應的七段顯示碼?！?〕滅零。當輸入RBI=0，而輸入為0的二進制碼0000時，則譯碼器的a～g輸出全0，使顯示器全滅；只有當RBI=1時，才產(chǎn)生0的七段顯示碼。所以RBI稱為滅零輸入端?！?〕試燈。當LT=0時，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測顯示器七個發(fā)光段的好壞。LT稱為試燈輸入端?！?〕特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。作輸入使用時，如果BI=0時，不管其他輸入端為何值，a～g均輸出0，顯示器全滅，。因此BI稱為滅燈輸入端。作輸出端使用時，受控于RBI。當RBI=0，輸入為0的二進制碼0000時，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO又稱為滅零輸出端。將BI/RBO和RBI配合使用，可以實現(xiàn)多位數(shù)顯示時的"無效0消隱〞功能。在多位十進制數(shù)碼顯示時，整數(shù)前和小數(shù)后的0是無意義的，稱為"無效0〞。在圖4.2.12所示的多位數(shù)碼顯示系統(tǒng)中，就可將無效0滅掉。從圖中可見，由于整數(shù)局部7448除最高位的RBI接0、最低位的RBI接1外，其余各位的RBI均承受高位的RBO輸出信號。所以整數(shù)局部只有在高位是0，而且被熄滅時，低位才有滅零輸入信號。同理，小數(shù)局部除最高位的RBI接1、最低位的RBI接0外，其余各位均承受低位的RBO輸出信號。所以小數(shù)局部只有在低位是0、而且被熄滅時，高位才有滅零輸入信號。從而實現(xiàn)了多位十進制數(shù)碼顯示器的"無效0消隱〞功能。表4.2.6七段顯示譯碼器7448的邏輯功能表功能〔輸入〕輸入輸入/輸出輸出顯示字形LTRBIA3A2A1A0BI/RBOabcdefg0123456789101112131415滅燈滅零試燈111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×0000000100100011010001010110011110001001101010111100110111101111××××0000××××111111111111111100111111100110000110110111110010110011101101100111111110000111111111100110001101001100101000111001011000111100000000000000000000011111114.3數(shù)據(jù)選擇器4.3.1數(shù)據(jù)選擇器的根本概念及工作原理數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。它的作用與圖4.3.1所示的單刀多擲開關相似。常用的數(shù)據(jù)選擇器有4選1、8選1、16選1等多種類型。下面以4選1為例介紹數(shù)據(jù)選擇器的根本功能、工作原理及設計方法。四選一數(shù)據(jù)選擇器的功能如表所示。表4選1數(shù)據(jù)選擇器功能表輸入輸出GA1A0D3D2D1D0Y1××××××0000×××0×××10101××0×××1×0110×0×××1××01110×××1×××01根據(jù)功能表，可寫出輸出邏輯表達式由邏輯表達式畫出邏輯圖如圖4.3.2所示。圖4.3.24選1數(shù)據(jù)選擇器的邏輯圖二．集成數(shù)據(jù)選擇器74151是一種典型集成8選1數(shù)據(jù)選擇器，其邏輯圖和引腳圖如圖所示。它有8個數(shù)據(jù)輸入端D0~D7，3個地址輸入端A2、A1、A0，2個互補的輸出端Y和，1個使能輸入端G，使能端G仍為低電平有效。74151的功能表如表4.3.2所示。三．數(shù)據(jù)選擇器的應用1．數(shù)據(jù)選擇器的通道擴展作為一種集成器件，最大規(guī)模的數(shù)據(jù)選擇器是16選1。如果需要更大規(guī)模的數(shù)據(jù)選擇器，可進展通道擴展。用兩片74151和3個門電路組成的16選1的數(shù)據(jù)選擇器電路如圖所示。圖用兩片74151組成的16選1數(shù)據(jù)選擇器的邏輯圖2．實現(xiàn)組合邏輯函數(shù)〔1〕當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)一樣時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。例4.3.1試用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)解法1：①將邏輯函數(shù)轉(zhuǎn)換成最小項表達式=m3+m5+m6+m7②將輸入變量接至數(shù)據(jù)選擇器的地址輸入端，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。將邏輯函數(shù)L的最小項表達式與74151的功能表相比擬，顯然，L式中出現(xiàn)的最小項，對應的數(shù)據(jù)輸入端應接1，L式中沒出現(xiàn)的最小項，對應的數(shù)據(jù)輸入端應接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。③畫出連線圖如圖所示。解法2：①作出邏輯函數(shù)L的真值表如表4.3.3所示。②將輸入變量接至數(shù)據(jù)選擇器的地址輸入端，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。將真值表中L取值為1的最小項所對應的數(shù)據(jù)輸入端接1，L取值為0的最小項，對應的數(shù)據(jù)輸入端接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。③畫出連線圖如圖所示。表4.3.表4.3.3L的真值表ABCL00000101001110010111011100010111〔2〕當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時，不能用前述的簡單方法。應別離出多余的變量，把它們加到適當?shù)臄?shù)據(jù)輸入端。例4.3.2試用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：解：①由于函數(shù)L有三個輸入信號A、B、C，而4選1僅有兩個地址端A1和A0，所以選A、B接到地址輸入端，且A=A1，B=A0。②將C加到適當?shù)臄?shù)據(jù)輸入端。③畫出連線圖如圖所示。4.4數(shù)值比擬器一．數(shù)值比擬器的根本概念及工作原理數(shù)值比擬器——對兩個位數(shù)一樣的二進制整數(shù)進展數(shù)值比擬并判定其大小關系。1．1位數(shù)值比擬器1位數(shù)值比擬器的功能是比擬兩個1位二進制數(shù)A和B的大小，比擬結(jié)果有三種情況，即：A＞B、A＜B、A＝B。其真值表如表所示。由真值表寫出邏輯表達式：FA＞B=FA＜B=FA＝B=由以上邏輯表達式可畫出邏輯圖如圖所示。表4.4.11位數(shù)值比擬器真值表輸入輸出ABFA＞BFA＜BFA＝B000110110010101000012．考慮低位比擬結(jié)果的多位比擬器1位數(shù)值比擬器只能對兩個1位二進制數(shù)進展比擬。而實用的比擬器一般是多位的，而且考慮低位的比擬結(jié)果。下面以2位為例討論這種數(shù)值比擬器的構(gòu)造及工作原理。2位數(shù)值比擬器的真值表如表所示。其中A1、B1、A0、B0為數(shù)值輸入端，IA＞B、IA＜B、IA＝B為級聯(lián)輸入端，是為了實現(xiàn)2位以上數(shù)碼比擬時，輸入低位片比擬結(jié)果而設置的。FA＞B、FA＜B、FA＝B為本位片三種不同比擬結(jié)果輸出端。表4.4.22位數(shù)值比擬器的真值表數(shù)值輸入級聯(lián)輸入輸出A1B1A0B0IA＞BIA＜BIA＝BFA＞BFA＜BFA＝BA1＞B1A1＜B1A1＝B1A1＝B1A1＝B1A1＝B1A1＝B1××××A0＞B0A0＜B0A0＝B0A0＝B0A0＝B0××××××××××××100010001100010100010100010001由此可寫出如下邏輯表達式：FA＞B＝〔A1＞B1〕+〔A1＝B1)(A0＞B0〕+〔A1＝B1)(A0＝B0)IA＞BFA＜B＝〔A1＜B1＝+〔A1＝B1〕(A0＜B0＝+〔A1＝B1〕(A0＝B0)IA＜BFA＝B＝〔A1＝B1)(A0＝B0)IA＝B根據(jù)表達式畫出邏輯圖如圖所示。圖中用了兩個l位數(shù)值比擬器，分別比擬〔A1、B1〕和〔A0、B0〕，并將比擬結(jié)果作為中間變量，這樣邏輯關系比擬明確。圖4.4.22位數(shù)值比擬器邏輯圖三．集成數(shù)值比擬器及其應用1．集成數(shù)值比擬器74857485是典型的集成4位二進制數(shù)比擬器。其真值表如表所示，電路原理與圖所示的2位二進制數(shù)比擬器完全一樣。2．集成數(shù)值比擬器的應用〔1〕單片應用。一片7485可以對兩個4位二進制數(shù)進展比擬，此時級聯(lián)輸入端IA＞B、IA＜B、IA＝B應分別接0、0、1。當參與比擬的二進制數(shù)少于4位時，高位多余輸入端可同時接0或1。〔2〕數(shù)值比擬器的位數(shù)擴展。〔a〕串聯(lián)擴展方式，如圖所示。圖4.4.4采用串聯(lián)方式組成的8位數(shù)值比擬器原則上講，按照上述級聯(lián)方式可以擴展成任何位數(shù)的二進制數(shù)比擬器。但是，由于這種級聯(lián)方式中比擬結(jié)果是逐級進位的，工作速度較慢。級聯(lián)芯片數(shù)越多，傳遞時間越長，工作速度越慢。因此，當擴展位數(shù)較多時，常采用并聯(lián)方式?！瞓〕并聯(lián)擴展方式。圖所示是采用并聯(lián)方式用5片7485組成的16位二進制數(shù)比擬器。將16位按上下位次序分成4組，每組用1片7485進展比擬，各組的比擬是并行的。將每組的比擬結(jié)果再經(jīng)1片7485進展比擬后得出比擬結(jié)果。這樣總的傳遞時間為兩倍的7485的延遲時間。假設用串聯(lián)方式，則需要4倍的7485的延遲時間。圖4.4.5采用并聯(lián)方式組成的16位數(shù)值比擬器4.5加法器一．加法器的根本概念及工作原理1．半加器半加器的真值表如表所示。表中的A和B分別表示被加數(shù)和加數(shù)輸入，S為本位和輸出，C為向相鄰高位的進位輸出。由真值表可直接寫出輸出邏輯函數(shù)表達式:可見，可用一個異或門和一個與門組成半加器，如圖所示。如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由此畫出用與非門組成的半加器。表半加器的真值表輸入輸出被加數(shù)A加數(shù)B和數(shù)S進位數(shù)C0001101100101001圖與非門組成的半加器圖半加器的符號2．全加器在多位數(shù)加法運算時，除最低位外，其他各位都需要考慮低位送來的進位。全加器就具有這種功能。全加器的真值表如表所示。表中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Ci-1表示來自相鄰低位的進位輸入。Si為本位和輸出，Ci為向相鄰高位的進位輸出。表4.5.2全加器的真值表輸入輸出AiBiCI-1SiCi0000010100111001011101110010100110010111由真值表直接寫出Si和Ci的輸出邏輯函數(shù)表達式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：根據(jù)〔〕和〔〕式畫出全加器的邏輯電路如圖〔a〕所示。圖〔b〕所示為全加器的代表符號。圖全加器〔a〕邏輯圖〔b〕符號二．多位數(shù)加法器要進展多位數(shù)相加，最簡單的方法是將多個全加器進展級聯(lián)，稱為串行進位加法器。圖所示是4位串行進位加法器，從圖中可見，兩個4位相加數(shù)A3A2A1A0和B3B2B1B0的各位同時送到相應全加器的輸入端，進位數(shù)串行傳送。全加器的個數(shù)等于相加數(shù)的位數(shù)。最低位全加器的Ci-1端應接0。圖4位串行進位加法器

串行進位加法器的優(yōu)點是電路比擬簡單，缺點是速度比擬慢。因為進位信號是串行傳遞，圖中最后一位的進位輸出C3要經(jīng)過四位全加器傳遞之后才能形成。如果位數(shù)增加，傳輸延遲時間將更長，工作速度更慢。為了提高速度，人們又設計了一種多位數(shù)快速進位〔又稱超前進位〕的加法器。所謂快速進位，是指加法運算過程中，各級進位信號同時送到各位全加器的進位輸入端。現(xiàn)在的集成加法器，大多采用這種方法。

三．快速進位集成4位加法器7428374283是一種典型的快速進位的集成加法器。首先介紹快速進位的概念及實現(xiàn)快速進位的思路。重新寫出全加器Si和Ci的輸出邏輯表達式：〔〕〔〕考察進位信號Ci的表達式，可見：當Ai=Bi=1時，AiBi=1，得Ci=1，即產(chǎn)生進位。所以定義Gi=AiBi，Gi稱為產(chǎn)生變量。當，則AiBi=0，得Ci=Ci-1，即低位的進位信號能傳送到高位的進位輸出端。所以定義，Pi稱為傳輸變量。Gi和Pi都只與被加數(shù)Ai和加數(shù)Bi有關，而與進位信號無關。將Gi和Pi代入式〔〕和式〔〕，得：〔〕〔〕由式〔〕得各位進位信號的邏輯表達式如下：〔〕〔〕〔〕〔〕由式〔〕可以看出：各位的進位信號都只與Gi、Pi和C-1有關，而C-1是向最低位的進位信號，其值為0，所以各位的進位信號都只與被加數(shù)Ai和加