第3節(jié)FPGA的常用配置電路

3節(jié)FPGA的常用配置電路FPGAFPGA配置電路主串模式——FPGA配置模式FPGAFPGACCLKPROM供給工作時(shí)鐘，相應(yīng)地PROMCCLKD0FPGADINPROM芯片類型〔即使其支持并行配置Spartan3EFPGA的主串配置5-12所示。5-12Soartan-3E主從模式配置電路信號(hào)管腳說明其中要留意3M[2:0]在配置過程中或者INIT_B變高時(shí)，必需設(shè)置為全0FPGADONE變高后，模式配置管腳可以作為I/O管腳使用；其次，HSWAP管腳的輸入電平在器件配置階段必需保持不變，可FPGAI/OFPGAI/O管腳的上FPGADONEI/O管腳使用；最終，F(xiàn)PGADOUT管腳僅在多芯片配置時(shí)有效，在單芯片配置中懸空。5-12FPGA芯片各個(gè)管腳的功能和配置進(jìn)展簡潔介紹，如表5-5所示。5-5FPGA配置管腳說明PROM5-12PROM芯片各個(gè)管腳的5-6所列。5-6PROM配置管腳說明配置電路的關(guān)鍵點(diǎn)3JTAGCCLK信號(hào)的3步任何一個(gè)環(huán)節(jié)消滅問題，都不能正確配置PROM芯片。JTAG鏈的完整性FPGAPROMJTAGJTAGJTAG連接器、FPGA、PROMTMS、TCK連在一起，保證從JTAGTDITDO之JTAG連接器的“TDI〔TDI~TDO〕〔TDI~TDO〕JTAGTDO”的閉合回路，其中〔TDI~TDO〕FPGAPROM芯片自身的一對(duì)輸入、輸出管腳。圖2中配置電路的G鏈從連接器的I到A的A的O到TDIPROMTDOTDOJTAG鏈，F(xiàn)PGA芯片被稱為鏈?zhǔn)仔酒?。也可以依?jù)需要調(diào)換FPGAPROMPROM成為鏈?zhǔn)仔酒ｋ娫催m配性5-13FPGAPROM要完成數(shù)據(jù)通信，二者的接口電平必需全都，即FPGAVcco_2PROMVcco2.5VFPGAPROG_BDONE2.5VVccaux供電。此外，由JTAG2.5VVccaux供給，因此PROMVCCJ2.5V。因此，假設(shè)接口電壓和參考電壓不同，在配置階段需要將相應(yīng)分組的管腳電壓和參考電壓設(shè)置為全都；在配置完成后，再將其切換到用戶所需的工作電壓。固然，F(xiàn)PGA和PROM3.3VI/OJTAG電平，但需要進(jìn)展肯定的改動(dòng)，即添5-13所示。在主串模式下，XCFxxSPROM的核電壓3.3V，XCFxxPPROM1.8V。5-133.3VJTAG配置電路示意圖5-13RSER、RPAR這兩個(gè)電阻要特別留意。首先，RSER=68Ω將流入每個(gè)輸入的電流限制到9.5mA；其次，N=3三個(gè)輸入的二極管導(dǎo)通，RPAR=VCCAUXmin/NIIN=2.375V/〔3*9.5mA〕=83Ω或82Ω〔5%的電阻〕CCLK的信號(hào)完整性CCLKJTAGFPGA配置電路剛開頭以最低時(shí)鐘工作，假設(shè)沒有特別指定，將漸漸提高頻率。CCLK信號(hào)是由FPGA內(nèi)部產(chǎn)生的，對(duì)于不同的芯片和電平，其最大值如表5-7所示。5-7PROM芯片的最大配置時(shí)鐘頻率主串配置電路工作流程一般FPGA流程根本是全都的，下面對(duì)整個(gè)過程進(jìn)展具體說明。一般配置過程FPGA上電后，假設(shè)核電壓、參考電壓以及I/O電壓正確，則進(jìn)入配置模式。數(shù)據(jù)首TCKJTAGTDIFPGATDI管腳。然后再以同樣的速率從FPGATDO管腳將配置數(shù)據(jù)送入PROMTDIPROMTDOJTAGTDOJTAGFPGA芯DONE信號(hào)為低〔片選PROM芯片〕INIT_B輸出電平為高〔使能PROM數(shù)據(jù)輸出管腳〕，PROMDOCCLKFPGA。第三，F(xiàn)PGA開頭接收配置數(shù)據(jù)，并完成CRCCRC校驗(yàn)通過，DONE信號(hào)管腳輸出高電平；假設(shè)CRC校驗(yàn)失敗，DONE信號(hào)為低，配置過程失敗，但此時(shí)FPGA并不給出任何指示，這時(shí)由DONELED以輸出提示信號(hào)。最終，PROMCE管腳輸入為高，關(guān)閉數(shù)據(jù)輸出管腳，清空地址計(jì)數(shù)器，進(jìn)入休眠狀態(tài)，配置完畢。復(fù)位配置過程PROG_B500nsFPGAPROG_B信FPGADONE、INIT_BDONE信號(hào)和PROMCE信號(hào)相連，PROM片選有效。CFPROM內(nèi)部地址計(jì)數(shù)器FPGA配置存儲(chǔ)器后，OE/RESETCLK的上升沿1。FPGA配置完畢后，DONE信號(hào)管腳輸出高電平，PROM關(guān)閉數(shù)據(jù)輸出管腳，清空地址計(jì)數(shù)器，進(jìn)入休眠狀態(tài)。復(fù)位配置的過程如圖5-14所示。5-14FPGA配置階段示意圖FPGAFPGAFPGA〔Master〕〔Slave〕之分，且需要選擇不同的配置模式。兩片Spartan3EFPGA的典型配置電路如圖5-15FPGA存在主、從地位之分。5-15FPGA的配置電路FPGA芯片，只需要在后面連續(xù)添加即可，即從鏈?zhǔn)譌PGA獲得S和G連接器的STDOTDITDOJTAGTDO連在一起，構(gòu)成完整JTAG鏈。當(dāng)鏈?zhǔn)譌PGA完成配置后，將利用其DOUTCCLK的下降沿為后續(xù)芯片傳送配置數(shù)據(jù)，而其自身在CCLKPROM讀取配置數(shù)據(jù)。留意：除FPGAM[2:0]=3’b000FPGA的模式選擇信號(hào)M[2:0]=3’b111。FPGA配置一樣的數(shù)據(jù)，可以承受圖5-16所示的配置電路。5-16FPGA的配置電路SPIFlash配置模式SPI串行配置介紹Flash行外設(shè)接口〔SPI總線接口〕。FlashEEPROM根本不同的特征就是EEPROMFlash下，這個(gè)擦除區(qū)間叫做扇區(qū)〔Sector〕，也有局部廠家引入了頁面〔〕的概念。Flash產(chǎn)品時(shí)，最小擦除區(qū)間是比較重要的指標(biāo)。在寫入Flash時(shí)，假設(shè)寫入的數(shù)據(jù)不能正好是一個(gè)最小擦除區(qū)間的尺寸，就需要把整個(gè)區(qū)間的數(shù)據(jù)全部保存另外一個(gè)Flash工藝更簡潔實(shí)現(xiàn)較大的擦除區(qū)間，因此較小的擦除區(qū)間的FlashSPI是標(biāo)準(zhǔn)的4線同步串行雙向總線，供給掌握器和外設(shè)之間的串行通信數(shù)據(jù)鏈路，廣泛應(yīng)用于嵌入式設(shè)備中。XilinxFPGASPI接口。SPI4根信號(hào)線來完成主、從之間SPIFPGA應(yīng)用場合中，F(xiàn)PGA芯片為主設(shè)備，SPIFLASH為從設(shè)備。4SPI接口信號(hào)的名稱和功能5-8所示。5-8SPI接口信號(hào)列表一個(gè)主芯片和一個(gè)從芯片的通信接口如圖MFPGASCLK掌握雙方通信的時(shí)SS_n為低時(shí)，F(xiàn)PGAMOSIFLASH，在同一個(gè)時(shí)鐘周期中，F(xiàn)LASHSOMIFPGA電平跳轉(zhuǎn)時(shí)輸出，并在下一個(gè)相反的電平跳轉(zhuǎn)沿，送入另外一個(gè)芯片。5-17SPI接口連接示意圖SCLK信號(hào)支持不同的速率20MHzSPICPOLCPHA4CPOLSCLKCPOL為低時(shí)，SCLK的低電平為空閑狀態(tài)，否則其空閑狀態(tài)為高電平；CPHA定義了數(shù)據(jù)有效的上升沿位置，當(dāng)其為低時(shí)，數(shù)據(jù)在第1個(gè)電平調(diào)轉(zhuǎn)沿有效，否則數(shù)據(jù)在第2個(gè)電平跳轉(zhuǎn)沿有效。其相應(yīng)的時(shí)序規(guī)律如圖M所示。5-18aCPHASPI的總線時(shí)序示意圖5-18bCPHASPI的總線時(shí)序示意圖SS_n的位寬來支持多個(gè)從設(shè)備，SS_n的位寬等于從設(shè)備的個(gè)數(shù)。對(duì)于某時(shí)刻被選中的從設(shè)備和主設(shè)備而言，其讀寫時(shí)序規(guī)律和圖M一樣。5-19多個(gè)從芯片的連接電路圖SPIFLASH不僅引腳數(shù)量少、封裝小、容量大，可以節(jié)約電路板空間，還能夠降低功耗和噪聲。從功能上看，可以用于代碼存儲(chǔ)以及大容量的數(shù)據(jù)和語音存儲(chǔ)，對(duì)于以讀為主，僅有少量擦寫和寫入時(shí)間的應(yīng)用來說，支持分區(qū)〔多頁〕擦除和頁寫入的串行存儲(chǔ)是最正確方案。SPIFLASH配置電路SPISPIFLASHPROM的系統(tǒng)，在上電時(shí)將配置數(shù)FPGASPI4FLASHPROMFPGASPI中的額外存儲(chǔ)空間還能用于其它應(yīng)用目的。SPI配置電路SPI4SPIFLASHPROM芯片承受了不同的指令協(xié)議。FPGAVS[2:0]FPGASPIFLASH的通信方式、FPGA的讀指令以及在有效接收數(shù)據(jù)前插入的冗余比特?cái)?shù)。常用SPIFLASHFPGA的有效操作配置如表MVS[2:0]配置留有它用。5-9XilinxSPIFLASH存儲(chǔ)器以及配置列表SPI串行閃存比較簡潔，只需要使用簡潔的指令就能完成讀取、擦除、編程、寫使能/制止以及其它功能。全部的指令都是通過4SPI引腳串行移位輸入的。不同型號(hào)的FPGA芯片具有數(shù)目不同的從設(shè)備片選信號(hào)不一樣。例如：Spartan-3EFPGA1SPI從設(shè)備片選信號(hào)，因此只能外掛一片I串行HI串行HM[2:0]=3’b00SPIFLASHPROMFPGA芯片供給FLASH。圖5-20給出了Spartan3E系列FPGA支持0X0B快速讀寫指令的STMicro25系列PROMFlashFlash編程器來加載配置數(shù)據(jù)；單片的FPGAJTAG鏈，僅用來測試芯片狀態(tài)，以及支持JTAG在線調(diào)試模式，與SPI配置模式?jīng)]有關(guān)系。5-20FLASH配置電路示意圖從中可以看出，SPIFlash容量大，適合于大規(guī)模設(shè)計(jì)場合。但由于SPI配置需要特地的Flash編程器，且操作起來比較麻煩，不適合在產(chǎn)品研發(fā)階段調(diào)試FPGA芯片，因此JTAG鏈特地用于在線調(diào)試。JTAG在線調(diào)試模式的原理以及留意事項(xiàng)將5.3.5節(jié)進(jìn)展具體說明。圖5-21給出了Spartan3E系列FPGA支持SPI協(xié)議的Atmel公司“C”“D”系列串行Flash芯片的典型配置電路。這兩個(gè)系列的FLASH芯片可以工作在很低溫度，具有短的時(shí)鐘建立時(shí)間。同樣，單片的FPGAJTAG鏈，僅用來測試芯片狀態(tài)，以JTAGSPI配置模式?jīng)]有關(guān)系。5-21AtmelSPIFLASH配置電路示意圖5-20SPISPIFlashPROM承受的名字略有不同，SPIFlashPROMFPGA配置階段是不用的。其中HOLD管腳在配置階段必需為高，為了編程Flash存儲(chǔ)器，寫保護(hù)信號(hào)必需為高。相關(guān)信號(hào)說明FPGA端信號(hào)說明SPIFPGA5-10JTAG管腳已在多處提及，這里就不再介紹。5-10FPGA管腳信號(hào)說明Flash的管腳信號(hào)Flash5-11列出全部消滅在串行Flash芯片上的信號(hào)，對(duì)于某一特定的Flash管腳，需要選擇其中的有效管腳，見表中3-6列。5-11SPIFLASH管腳信號(hào)說明從串配置模式從串配置模式的特點(diǎn)已在前文介紹，所用管腳的說明和主串模式一樣，因此本節(jié)直接介紹從串配置電路原理以及留意事項(xiàng)。在串行模式下，需要微處理器或微掌握器等外部主機(jī)通過同步串行接口將配置數(shù)據(jù)串FPGA芯片，其模式選擇信號(hào)M[2:0]=3’b111，其典型的Spartan3E系列FPGA單片配置電路如圖M所示。DIN輸入管腳的串行配置數(shù)據(jù)需要在外部時(shí)鐘CCLK信號(hào)前有足夠的建立時(shí)間。其中單片F(xiàn)PGAJTAG鏈，僅用來測試芯片狀JTAG在線調(diào)試模式，與從串配置模式?jīng)]有關(guān)系。外部主機(jī)通過下拉PROG_BINIT_BINIT_BFPGA做好預(yù)備，開始接收數(shù)據(jù)。此時(shí)，主機(jī)開頭供給數(shù)據(jù)和時(shí)鐘信號(hào)直到FPGADONE管腳為高，或者INIT_B的時(shí)鐘周期，這是由于局部時(shí)鐘用于時(shí)序建立，特別當(dāng)FPGADCM鎖存其時(shí)鐘輸入。5-22FPGA從串配置電路示意圖FPGASpartan3EFPGA的從串配置電路如圖MCCLK信號(hào)都有主控設(shè)備供給，靠近主控設(shè)備FPGAFPGA芯片?？梢钥吹匠惺軓拇渲玫暮锰幹饕谟诠?jié)約電路板面積，并使得系統(tǒng)具備更大的敏捷性。5-23FPGA從串模式配置電路字節(jié)寬度外部接口并行配置模式FPGA配置方案，然后介紹字節(jié)寬度并行配置模式的配置電路，再對(duì)其配置信號(hào)進(jìn)展說明，最終介紹其多片F(xiàn)PGA的配置電路。Flash介紹NORNAND是現(xiàn)在市場上兩種主要的非易失閃存技術(shù)。NOR的特點(diǎn)是芯片內(nèi)執(zhí)行(ExecuteInPlace，XIP)flash閃存內(nèi)運(yùn)行，不必再把代碼讀RAMNOR1～4MB是很低的寫入和擦除速度大大影響了它的性能。NAND以到達(dá)高存儲(chǔ)密度，并且寫入和擦除的速度也很快,是高數(shù)據(jù)存儲(chǔ)密度的抱負(fù)解決方案NANDflash的治理和需要特別的系統(tǒng)接口。BPI單芯片配置模式BPI配置電路BPI配置接口主要用于支持標(biāo)準(zhǔn)的并行NOR閃存以及字節(jié)位寬或字位寬的PROM芯片。BPI模式下，F(xiàn)PGANORNAND閃存中，以字節(jié)寬度并行地獵取Spartan3EFPGABPINORFlash電路圖M所示。固然，可以將該配置模式推廣到其余并行配置外設(shè)中，地址、數(shù)據(jù)、片選〔OE〕以及寫使能〔WE〕等掌握信號(hào)都是通用的。5-24BPI配置模式電路圖FPGA芯片掌握，最常用的方法是由CCLK管腳輸出掌握時(shí)鐘，但是在BPICCLK信號(hào)，通過LDC[2:0]HDC管腳來作為閃存的掌握輸入。Flash地址的遞增和遞減，可以將BPIBPIUPBPIDOWN模M[0]M所列。但無論哪種模式，地址總是在CCLK的下降沿變化。BPIUPBPIDOWNBPI的敏捷性，使其能夠和其余嵌入式處CPU等共享閃存。假設(shè)其余設(shè)備從Flash底部啟動(dòng)〔Boot〕，F(xiàn)PGA可承受BPIUPBPIDOWN模式共享存儲(chǔ)器。5-12BPI地址掌握模式簡要說明BPI模式的支持是不一樣的，要在設(shè)計(jì)中特別留神。如表M列出了Spartan3、Spartan-3ESpartan-3AFPGABPI模式的支持的差異性。5-13Spartan3BPI模式支持的差異列表配置信號(hào)說明XilinxFPGABPISpartan3ESpartan3A系列為例進(jìn)展說明，各相關(guān)管腳的簡要功能說明如表M所列〔由于前文已提及JTAG管腳說明，這里不再介紹〕。5-14BPIFPGA配置管腳說明列表電壓適配性Flash3.3VBPI配置模式所需的管腳一般至少分布在兩個(gè)組〔Bank〕內(nèi)，相應(yīng)的FPGA3.3VFlash。同樣，1.8VFlash，因此相應(yīng)的分組電平就必需承受1.8V。因此，設(shè)計(jì)之前要確定FPGA是否支持相應(yīng)的電平Spartan-3A系列FPGA〔POR〕1.8VSpartan-3AFlash。BPI配置管腳的復(fù)用當(dāng)FPGA配置完成后，全部連接到閃存上的管腳都可以作為一般用戶I/O。假設(shè)配置完LDC0A[25:0]A[23:0]地址線、D[7:0]8根數(shù)據(jù)線、LDC2、LDC1HDC等掌握管腳。由于全部I/O1~8M比Spartan-3EFPGA6M比特，因此可以用閃存剩余空間來存儲(chǔ)應(yīng)用程序的數(shù)據(jù)，如MicroBlaze軟核的應(yīng)用數(shù)據(jù)以及以太網(wǎng)設(shè)備的IP、MAC地址等。FPGAMicroBlaze的應(yīng)用數(shù)據(jù)所形成的比特文件存在閃存中，F(xiàn)PGA首先從閃存中讀取規(guī)律的配置文件；等規(guī)律配置完畢FPGADDRSDRAM，再從DDRSDRAM中讀取程序并執(zhí)行。固然，也可FPGA程序中所需要的大量非易失性應(yīng)用數(shù)據(jù)存放在閃存中。FPGA配置數(shù)據(jù)和用戶數(shù)據(jù)存放在閃存的同一段中。字節(jié)和字配置模式：目前市場上的中小規(guī)模密度的閃存，容量一般在8M比特以下，只能作為比特寬度〔8比特〕的存儲(chǔ)器來使用。大多數(shù)高密度的閃存芯片，容量一般都在16M比特以上，具有BYTE，可以支持字節(jié)寬度和字寬度〔16比特〕這兩種讀寫方式。在圖M中，F(xiàn)PGALDC2管腳用來選擇配置位寬模式，支持字模式讀寫。字節(jié)寬度和字寬度模式的電路連接是不同的。Spartan-3EFPGA支持字節(jié)/字模式且連接簡潔，但需要留意的是：不同廠家的閃存芯片地址線的管腳數(shù)和命名規(guī)章是不一樣的FPGA和閃存連接Intel、Micron等公司承受簡意思路，管腳多較多，其名稱和FPGA全都，比較直觀〔A0，D15等〕，A0腳在字模式中是不用的，且需要一個(gè)額外的I/OD15腳，如圖M所示。AMD、Atmel等公司，承受高效的思路，管腳數(shù)較少，且通過管腳IO15/A-1來實(shí)現(xiàn)兩種模式的選擇，在配置時(shí)選用字節(jié)寬度，配置后應(yīng)用程序使用字寬度讀取數(shù)據(jù)，如圖M所示。在字節(jié)寬度中，BYTE#=0FPGALDC2掌握。IO15/A-1A0FPGA配置成功后BYTE#=116D[14:8]連接到用戶I/O管腳上，D15FPGAA0IO15/A-1是最重要的數(shù)據(jù)比特，假設(shè)IO15/A-1DQ15/A-1M來連接。5-25DQ15/A-1FPGA連接方式AMD等閃存產(chǎn)品不同模式的連接區(qū)分，在表M中給出其連接說明。5-15IQ15/A-1管腳的閃存連接說明一些閃存芯片要求BYTE#信號(hào)具有長的建立時(shí)間,FPGA重配置時(shí),BYTE#信號(hào)為低，選擇字節(jié)模式。假設(shè)需要再進(jìn)一步加大BYTE#信號(hào)的建立時(shí)間，可以給FPGALDC2680Ω的下拉電阻，或延CSI_BFPGA。3．BPI多芯片菊花鏈配置模式FPGABPI模式格外適合配置FPGASpartan3E芯片的配置電路如圖M所示，其中除了CCLKFPGA連接在主芯片和其余的從芯片之間。該媒介芯片必需為Spartan3A/E/ANVirtex-5系列的芯，其余的Xilinx芯片。4XilinxPROMBPI配置模式電路BPI配置模式，不僅可應(yīng)用閃存芯片，也可承受XilinxPROM芯片搭BPIXilinxPROM芯片，只能以×8FPGA，其效率和XilinxPROMBPI配置電路如圖M所示，仍由CCLKPROMCLK管腳供給輸入信號(hào)。5-26BPI模式配置電路5-37PROMBPI配置模式電路JTAG配置模式1．JTAG配置電路XilinxFPGAIEEE1149.1/1532JTAG接口，只要FPGA上電，不管模式選擇管腳M[2:0]的配置，都可用承受該配置模式。但是當(dāng)模式配置管JTAGM[2:0]=3’b101時(shí)，F(xiàn)PGAPROG_B管腳有低JTAG模式配置。JTAG模式不需要額外的掉電非易失存儲(chǔ)器，因此通過其配置的比特文件在FPGAJTAGSpartan3EJTAG5-28所示。5-28JTAG模式配置電路示意圖2．JTAGIDIDSpartan-3EFPGA32JTAG芯片識(shí)別名，如表M所示。其中28Xilinx芯片向量和芯片識(shí)別標(biāo)志，高4比特常被大多數(shù)工具無視，其代表了芯片電路中硅的修正版本號(hào)。表5-16中的修改版本號(hào)以分級(jí)形式給出。5-16Spartan-3EJTAGID說明JTAG接口供給了配置過程存儲(chǔ)用戶IDID值可以在配置比特文件中指定，10xFFFF_FFFF。3．配置電壓的適配問題JTAGFPGAVCCAUX大小全都，否則其電路需要添加JTAG3.3VJTAG連FPGATDI、TMSTCK之間串接電阻，其大小如表M所示。FPGATDOVCCAUXVCCAUX=2.5V時(shí)，也可以通過外部電壓直接3.3VJTAG電路的抗噪力量。5-17JTAG電壓和限流電阻的關(guān)系表SyatemACE配置方案FPGA器件的廣泛應(yīng)用，已成為系統(tǒng)級(jí)解決方案的核心，常需要多片大規(guī)模的FPGA。假設(shè)使用PROM進(jìn)展配置，則需要很大的PCB面積和昂揚(yáng)的本錢，因此大都利用微處理由從模式配置FPGAFPGA的配置問題，Xilinx公司推出了系統(tǒng)級(jí)的SystemACE〔AdvancedConfigurationEnvironment〕解決方案。SystemACE可在一個(gè)系統(tǒng)內(nèi)，甚至在多個(gè)板上，對(duì)XilinxFPGA進(jìn)展配置，使Flash存儲(chǔ)卡或微硬盤保存配置數(shù)據(jù)，通過SystemACE掌握器把數(shù)據(jù)配置到FPGA中。目前，SystemACESystemACECF〔CompactFlash〕、SystemACESC〔SoftModule〕三種。讀者需要留意的是：SystemACESC/MPMSystemACECFACE接口以及系5-29所示。5-29ACE接口以及系統(tǒng)組成示意圖1．SystemACECF解決方案SystemACECFSystemACECFSystemACESystemACECFXilinxACEFlashCompactFlash卡以及IBM的微硬盤。CompactFlash32MB~4GB2GB~6GB，至少FPGA芯片。SystemACECFFPGA器件之間的接口，PC和存儲(chǔ)器的標(biāo)準(zhǔn)JTAG接口。掌握器芯片默認(rèn)的配置模式也是通過邊界掃描的方式將數(shù)據(jù)配置到FPGA鏈中，同樣可由邊界掃描鏈的測試和編程接口來關(guān)心進(jìn)展系統(tǒng)原形的調(diào)試，其主要特點(diǎn)有：XilinxFPGA芯片的配置PC板空間實(shí)現(xiàn)多達(dá)8Gb的配置152Mbps的配置速率利用帶有嵌入式處理器核的FPGA進(jìn)展系統(tǒng)調(diào)整治理多個(gè)比特流〔全部或局部〕，并按需要對(duì)其進(jìn)展激活包含處理器核初始化軟件存儲(chǔ)加密可移動(dòng)存儲(chǔ)器件 降低了定制配置系統(tǒng)的本錢，支持大多數(shù)CompactFlashMicrodrive單FPGA配置；釋放設(shè)計(jì)資源。CompactFlashACECompactFlash卡、標(biāo)準(zhǔn)的CompactFlashIBM微硬盤。CompactFlash可以進(jìn)展拆卸，因此對(duì)存儲(chǔ)內(nèi)容Compact