第六章集成邏輯門和組合邏輯電路

第六章集成邏輯門和組合邏輯電路第一頁，共一百三十三頁，編輯于2023年，星期五模擬信號：隨時(shí)間連續(xù)變化的信號基礎(chǔ)知識電子電路分為模擬電路和數(shù)字電路兩大類處理模擬信號的電路稱為模擬電路。如整流電路、放大電路等，主要研究的是輸入和輸出信號間的數(shù)量關(guān)系。在模擬電路中，三極管通常工作在放大區(qū)。正弦波信號ut三角波信號tu第二頁，共一百三十三頁，編輯于2023年，星期五數(shù)字信號（脈沖信號）：是一種隨時(shí)間發(fā)生躍變，并且持續(xù)時(shí)間短暫的信號。處理數(shù)字信號的電路稱為數(shù)字電路。如各種門電路，計(jì)數(shù)器等。主要研究的是輸入和輸出信號之間的邏輯關(guān)系。常見的脈沖信號有：方波、尖頂波、梯形波等。方波信號tutu尖頂波信號在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)作用。第三頁，共一百三十三頁，編輯于2023年，星期五6.1數(shù)制和碼制6.1.1數(shù)制常用的數(shù)制包括十進(jìn)制數(shù)(decimal)，二進(jìn)制數(shù)(binary)，八進(jìn)制數(shù)(octal)和十六進(jìn)制數(shù)（hexadecimal）。數(shù)是用來表示物理量多少的。常用多位數(shù)表示。通常，把數(shù)的組成和由低位向高位進(jìn)位的規(guī)則稱為數(shù)制。在數(shù)字系統(tǒng)中，由于常見的開關(guān)器件（二極管、三極管等）通常具有兩種不同狀態(tài)，可方便的表示二進(jìn)制數(shù)，所以數(shù)字電路中常用二進(jìn)制數(shù)第四頁，共一百三十三頁，編輯于2023年，星期五所謂位置記數(shù)法就是同一個數(shù)碼(或符號)處于不同的位置其表示的數(shù)值不同。符號(symbol)，基數(shù)(Radix，Base)和權(quán)(Weight)是位置記數(shù)法的三個要素位置記數(shù)法(Positionalnotation)(進(jìn)位計(jì)數(shù)制)的幾個概念：如10進(jìn)制數(shù)999.99009090.9第五頁，共一百三十三頁，編輯于2023年，星期五權(quán)：10i，i與符號所處的位有關(guān)符號(碼)：0、1、2、3、4、5、6、7、8、91.十進(jìn)制數(shù)(Decimal)基數(shù)：10，逢十進(jìn)一任意一個具有n位整數(shù)和m位小數(shù)的十進(jìn)制數(shù)可以寫成：多項(xiàng)式表示法(Polynomialnotation)第六頁，共一百三十三頁，編輯于2023年，星期五權(quán)：2i，i與符號所處的位有關(guān)符號(碼)：0、12.二進(jìn)制數(shù)(Binary)基數(shù)：2，逢二進(jìn)一任意一個具有n位整數(shù)和m位小數(shù)的二進(jìn)制數(shù)可以寫成：多項(xiàng)式表示法(Polynomialnotation)第七頁，共一百三十三頁，編輯于2023年，星期五權(quán)：8i，i與符號所處的位有關(guān)符號(碼)：0、1、2、3、4、5、6、73.八進(jìn)制數(shù)(Octal)基數(shù)：8，逢八進(jìn)一任意一個具有n位整數(shù)和m位小數(shù)的八進(jìn)制數(shù)可以寫成：多項(xiàng)式表示法(Polynomialnotation)第八頁，共一百三十三頁，編輯于2023年，星期五權(quán)：16i，i與符號所處的位有關(guān)符號(碼)：0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F4.十六進(jìn)制數(shù)(Hexadecimal)基數(shù)：16，逢十六進(jìn)一任意一個具有n位整數(shù)和m位小數(shù)的十六進(jìn)制數(shù)可以寫成：多項(xiàng)式表示法(Polynomialnotation)第九頁，共一百三十三頁，編輯于2023年，星期五5.數(shù)制間的轉(zhuǎn)換多項(xiàng)式法適合于將非十進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)，只需將非十進(jìn)制數(shù)按權(quán)展開相加即可(1)多項(xiàng)式法第十頁，共一百三十三頁，編輯于2023年，星期五基數(shù)乘除法適合于將十進(jìn)制數(shù)轉(zhuǎn)換為非十進(jìn)制數(shù)(2)基數(shù)乘除法如：把一個具有n位整數(shù)和m位小數(shù)的十進(jìn)制數(shù)轉(zhuǎn)換為具有k位整數(shù)和i位小數(shù)的2進(jìn)制數(shù)：由整數(shù)部分相等有：由小數(shù)部分相等有：第十一頁，共一百三十三頁，編輯于2023年，星期五①整數(shù)部分轉(zhuǎn)換(除基取余法)商余數(shù)25212余數(shù)1b0260b1230b2211b3201b4LSB(LeastSignificantBit)MSB(MostSignificantBit)第十二頁，共一百三十三頁，編輯于2023年，星期五②小數(shù)部分的轉(zhuǎn)換(乘基取整法)小數(shù)整數(shù)0.625取整LSBMSB21.25010.2520.5000.5021.001第十三頁，共一百三十三頁，編輯于2023年，星期五(3)基數(shù)為2i的進(jìn)制數(shù)之間的轉(zhuǎn)換(1011010.11101)B=(01011010.11101000)BA5E8=(5A.E8)H(457.23)O=(100101111.010011)B第十四頁，共一百三十三頁，編輯于2023年，星期五6.1.2碼制編碼：是指用文字、符號、數(shù)碼等表示某種信息的過程。編碼過程中應(yīng)遵循的規(guī)則稱為碼制數(shù)字系統(tǒng)中處理、存儲、傳輸?shù)亩际嵌M(jìn)制代碼0和1，因而對于來自于數(shù)字系統(tǒng)外部的輸入信息，例如十進(jìn)制數(shù)0～9或字符A～Z，a～z等，必須用二進(jìn)制代碼0和1表示。二進(jìn)制編碼：給每個外部信息按一定規(guī)律賦予二進(jìn)制代碼的過程?；蛘哒f，用二進(jìn)制代碼表示有關(guān)對象（信號）的過程。第十五頁，共一百三十三頁，編輯于2023年，星期五1.二—十進(jìn)制碼（BCD碼）二—十進(jìn)編碼是用四位二進(jìn)制代碼表示一位十進(jìn)制數(shù)的編碼方法，稱為二進(jìn)制數(shù)編碼的十進(jìn)制數(shù)（BinaryCodedDecimal，BCD）BCD碼的本質(zhì)是十進(jìn)制數(shù)，但用二進(jìn)制代碼表示。四位二進(jìn)制代碼有十六種組合，從十六種組合中任取其中的十種，并按不同的次序排列，則可得到多種不同的BCD碼。第十六頁，共一百三十三頁，編輯于2023年，星期五十進(jìn)制數(shù)有權(quán)碼無權(quán)碼842154212421(A)2421(B)余3碼格雷碼0000000000000000000110000100010001000100010100000120010001000100010010100113001100110011001101100010401000100010001000111011050101100001011011100001116011010010110110010010101701111010011111011010010081000101111101110101111009100111001111111111001101常用的幾種BCD碼(1)有權(quán)碼有權(quán)碼的每一位都有固定的權(quán)重8421BCD碼：

四位二進(jìn)制碼的前十個碼。多位十進(jìn)制數(shù)，需用多位BCD碼表示例如(369)D=(001101101001)8421BCD2421和5421碼也是常用的BCD碼第十七頁，共一百三十三頁，編輯于2023年，星期五十進(jìn)制數(shù)有權(quán)碼無權(quán)碼842154212421(A)2421(B)余3碼格雷碼0000000000000000000110000100010001000100010100000120010001000100010010100113001100110011001101100010401000100010001000111011050101100001011011100001116011010010110110010010101701111010011111011010010081000101111101110101111009100111001111111111001101常用的幾種BCD碼(2)無權(quán)碼無權(quán)碼的每一位沒有固定的權(quán)重余3碼是常用的無權(quán)碼，它比對應(yīng)的8421碼多3第十八頁，共一百三十三頁，編輯于2023年，星期五2.其它常用的代碼(1)格雷(Gray)碼(也稱循環(huán)碼）四位格雷碼二進(jìn)制碼格雷碼00000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000格雷碼不僅用在BCD碼中，也用在其它需要編碼的場合，因此出現(xiàn)了3位，4位，5位等位數(shù)不同的格雷碼格雷碼的特點(diǎn)是相鄰兩組編碼只有一位狀態(tài)不同。01110110010000001000用格雷碼表示的數(shù)在遞增或遞減過程中不易出錯，可靠性較高第十九頁，共一百三十三頁，編輯于2023年，星期五四位格雷碼二進(jìn)制碼格雷碼00000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000以中間為對稱的兩組代碼只有最左邊一位不同例如0和15，1和14，2和13等。這稱為反射性。格雷碼又稱作反射碼具有反射性具有循環(huán)性每一位代碼從上到下是以固定的周期進(jìn)行循環(huán)的。右起第一位的循環(huán)周期是“0110”，第二位的循環(huán)周期是“00111100”，第三位的循環(huán)周期是“0000111111110000”第二十頁，共一百三十三頁，編輯于2023年，星期五四位格雷碼二進(jìn)制碼格雷碼00000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000二進(jìn)制碼與格雷碼的關(guān)系①已知二進(jìn)制碼求其對應(yīng)的格雷碼求二進(jìn)制碼1110對應(yīng)的格雷碼111010001②已知格雷碼求其對應(yīng)的二進(jìn)制碼求格雷碼1001對應(yīng)的二進(jìn)制碼10011110第二十一頁，共一百三十三頁，編輯于2023年，星期五(2)奇偶校驗(yàn)碼(ParityCheckCodes)十進(jìn)制數(shù)奇校驗(yàn)8421BCD偶校驗(yàn)8421BCD信息位校驗(yàn)位信息位校驗(yàn)位00000100000100010000112001000010130011100110401000010015010110101060110101100701110011118100001000191001110010能發(fā)現(xiàn)奇數(shù)個代碼位同時(shí)出錯第二十二頁，共一百三十三頁，編輯于2023年，星期五UmUm：脈沖幅度tr：脈沖前沿tf：脈沖后沿tP:脈沖寬度T：脈沖周期tr0.1Um0.9Um0.5UmtftpTf：脈沖頻率占空比：6.2脈沖波形及其主要參數(shù)正脈沖0V3V0V3V負(fù)脈沖0V3V0V3V第二十三頁，共一百三十三頁，編輯于2023年，星期五三極管的開關(guān)特性飽和截止3V0VuO

0相當(dāng)于開關(guān)斷開相當(dāng)于開關(guān)閉合uOUCC+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC第二十四頁，共一百三十三頁，編輯于2023年，星期五門電路的基本概念6.3邏輯門電路1.基本邏輯關(guān)系

邏輯事件：具有兩種相互對立結(jié)果的事件稱為邏輯事件，如“教室里的電燈是不是亮著?”

邏輯變量：表示邏輯事件的變量稱為邏輯變量，如用A表示“教室里的電燈是不是亮著?”

邏輯變量的值：邏輯變量的取值只有“真（T）”、“假（F）”兩種狀態(tài)，在數(shù)字電路中一般用“1”和“0”表示。第二十五頁，共一百三十三頁，編輯于2023年，星期五

基本邏輯函數(shù)關(guān)系有“與”、“或”、“非”三種。邏輯變量之間的因果關(guān)系稱為邏輯關(guān)系，如“教室里的電燈是不是亮著？”這個邏輯事件的結(jié)果取決于“是否有電？”和“開關(guān)是否接通？”這兩個邏輯事件的結(jié)果。邏輯關(guān)系(邏輯函數(shù)）：用F表示“教室里的電燈是不是亮著？”用A表示“是否有電？”用B表示“開關(guān)是否接通？”F=f(A,B)則F是A與B的邏輯函數(shù)第二十六頁，共一百三十三頁，編輯于2023年，星期五ABF狀態(tài)表000010100111“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部都具備時(shí)，該事件才發(fā)生。設(shè)：開關(guān)閉合、燈亮用邏輯“1”表示。開關(guān)斷開、燈滅用邏輯“0”表示，F(xiàn)=A·B=AB邏輯式：EABF6.3.1與門電路第二十七頁，共一百三十三頁，編輯于2023年，星期五二極管“與”門電路

1.電路2.工作原理輸入A、B、C全為“1”3V0V3V3V3V3V+U

12VRDADCABFDBC如：VA=0V、VB=3V、VC=3V輸入A、B、C不全為“1”則：DA優(yōu)先導(dǎo)通;DB、DC截止VF≈0VF=“0”設(shè)VA=3V、VB=3V、VC=3V則：DA、DB、DC全導(dǎo)通VF≈3V

F=“1”

第二十八頁，共一百三十三頁，編輯于2023年，星期五“與”門邏輯符號與門邏輯狀態(tài)表ABCF0000001001000110100010101001111F=ABC&ABCF“與”門邏輯關(guān)系式有“0”出“0”，全“1”出“1”第二十九頁，共一百三十三頁，編輯于2023年，星期五EABFABF狀態(tài)表000011101111“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí)，該事件就發(fā)生。F=A+B邏輯式：6.3.2或門電路第三十頁，共一百三十三頁，編輯于2023年，星期五二極管“或”門電路1.電路0V3V0VU

12VRDADCABFDBC2.工作原理輸入A、B、C全為“0”如：VA=3V、VB=0V、VC=0V輸入A、B、C不全為“0”則：DA優(yōu)先導(dǎo)通;DB、DC截止VF≈3VF=“1”設(shè)VA=0V、VB=0V、VC=0V則：DA、DB、DC全導(dǎo)通VF≈0V

F=“0”

0V0V0V第三十一頁，共一百三十三頁，編輯于2023年，星期五“或”門邏輯符號F=A+B+C或門邏輯狀態(tài)表ABCF0000001101010111100110111011111≥1ABCF“或”門邏輯關(guān)系式有“1”出“1”，全“0”出“0”第三十二頁，共一百三十三頁，編輯于2023年，星期五ERFA狀態(tài)表AF011

0“非”邏輯關(guān)系是否定或相反的意思。邏輯式：6.3.3非門電路第三十三頁，共一百三十三頁，編輯于2023年，星期五三極管“非”門電路0V1.電路邏輯符號1AF+UCCUBBARKRBRCFT設(shè)：A=“0”,VA=0V，T截止VF≈+UCC,F=“1”設(shè)：A=“1”,VA=3V，T飽和VF≈0V,F=“0”2.工作原理“非”門邏輯狀態(tài)表AF01103V非門邏輯函數(shù)表達(dá)式：第三十四頁，共一百三十三頁，編輯于2023年，星期五“與非”門電路“與”門&ABCF&ABC“與非”門1F“非”門與非門邏輯狀態(tài)表ABCF0001001101010111100110111011110有“0”出“1”，全“1”出“0”邏輯函數(shù)表達(dá)式：第三十五頁，共一百三十三頁，編輯于2023年，星期五“或非”門電路1F“非”門或非門邏輯函數(shù)表達(dá)式：“或”門ABC≥1“或非”門FABC≥1或門邏輯狀態(tài)表ABCF0001001001000110100010101001110有“1”出“0”，全“0”出“1”第三十六頁，共一百三十三頁，編輯于2023年，星期五例6.1：根據(jù)輸入波形畫出輸出波形ABF1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”F2&ABF1≥1ABF2第三十七頁，共一百三十三頁，編輯于2023年，星期五6.4TTL集成門電路將各種門的器件及連線集成在同一硅片上，構(gòu)成集成門電路，根據(jù)集成度（每一片硅片上所含器件數(shù)）的高低，分SSI、LSI、VLSI等。由于制造工藝不同，集成電路分雙極型(TTL)和單極型(CMOS)。TTL集成門電路74/5474H/54H74S/54S74LS/54LSCT1CT2CT3CT4第三十八頁，共一百三十三頁，編輯于2023年，星期五6.4.1TTL與非門電路多發(fā)射極晶體管T1的等效電路R1+5VACBC11.電路結(jié)構(gòu)和邏輯功能+5V3k360R1T1T2R2750FR3100R4R53kT3T4T5ABC第三十九頁，共一百三十三頁，編輯于2023年，星期五+5V3k360R1T1T2R2750FR3100R4R53kT3T4T5ABC邏輯功能(1)A,B,C中至少有一個為邏輯“0”0.3V設(shè)C為邏輯“0”，即C端接標(biāo)準(zhǔn)低電平0.3V1VRLIILIIL：輸入低電平電流,規(guī)定IOHIOH：輸出高電平電流,也稱輸出拉電流,規(guī)定第四十頁，共一百三十三頁，編輯于2023年，星期五+5V3k360R1T1T2R2750FR3100R4R53kT3T4T5ABC邏輯功能(2)A、B、C全為邏輯“1”3.6V設(shè)VA=VB=VC=3.6VRLIIHIIH：輸入高電平電流，標(biāo)準(zhǔn)規(guī)定IOLIOL：輸出低電平電流，也稱輸出灌電流，標(biāo)準(zhǔn)規(guī)定2.1V1V0.3V第四十一頁，共一百三十三頁，編輯于2023年，星期五“與非”門的邏輯符號“與非”門真值表ABCF00010011010101111001101111011110&AFBC結(jié)論：1.輸入不全為“1”時(shí)，輸出為“1”2.輸入全為“1”時(shí)，輸出為“0”第四十二頁，共一百三十三頁，編輯于2023年，星期五74LS0074LS20第四十三頁，共一百三十三頁，編輯于2023年，星期五(1)電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系2.TTL“與非”門電路的特性和參數(shù)測試電路UI/VUO/V03.6V0.7V1.4V0.3V電壓傳輸特性&+5VUiUoVV第四十四頁，共一百三十三頁，編輯于2023年，星期五電壓傳輸特性：+5V3k360R1T1T2R2750R3100R4R53kT3T4T5UIUOUI/VUO/V03.6V0.7V1.4V0.3V第四十五頁，共一百三十三頁，編輯于2023年，星期五典型值3.6V，2.4V為合格典型值0.3V，0.4V為合格輸出高電平電壓UOH輸出高電平電壓UOH和輸出低電平電壓UOL3.6VUI/VUO/V00.7V1.4V0.3V電壓傳輸特性2.4V0.4VUOFF=UIL(max)≥0.8VUON=UIH(min)≤2V輸出低電平電壓UOL閾值電壓

UT=1.4V(2)TTL“與非”門的參數(shù)第四十六頁，共一百三十三頁，編輯于2023年，星期五UI/VUO/V0UOH(min)UOL(max)3.6V2.4V0.7VUOFF1.4V0.4VUON(3)抗干擾能力輸入低電平噪聲容限ΔULUOH－UHUON11UIUOUOLULUL+UOLUOFFULUOFF－UOL輸入高電平噪聲容限UHUOHUHUHUOH－UON第四十七頁，共一百三十三頁，編輯于2023年，星期五R/kUI/V012123(4)輸入負(fù)載特性當(dāng)R較小時(shí)：當(dāng)R增大使UI增大到1.4V后UI將不再隨R的增加而變化1.4VUOFFROFFRON+UCC3k360R1RUIT1T2第四十八頁，共一百三十三頁，編輯于2023年，星期五&輸入低電平電流IIL輸入高電平電流IIH輸出高電平電流IOH輸出低電平電流IOL

IIL≤1.6mA、IOH≥400A0.3V0IILRL1IOH

IIH≤40A、IOL≥16mA3.6V1IIHIOLRL0+5V(5)帶負(fù)載能力第四十九頁，共一百三十三頁，編輯于2023年，星期五&&“1”&“1”&“1”….驅(qū)動門負(fù)載門扇出系數(shù)NL0低電平扇出系數(shù)NL高電平扇出系數(shù)NH1IOLIILIILIILIOHIIHIIHIIHNH扇出系數(shù)N=min{NL、NH}第五十頁，共一百三十三頁，編輯于2023年，星期五1.集電極開路“與非”門電路(OC門)F=ABCOC門的應(yīng)用：1.用作電平轉(zhuǎn)換電路2.實(shí)現(xiàn)線與功能6.4.2其它類型的TTL門電路符號ABCF&3k360R1T1T5+5VABCT2F+UCCRU第五十一頁，共一百三十三頁，編輯于2023年，星期五&&&A1B1C1A2A3B2B3C2C3“線與”電路T5T5T5+UCCFF1F2F3第五十二頁，共一百三十三頁，編輯于2023年，星期五74LS1274LS03第五十三頁，共一百三十三頁，編輯于2023年，星期五+5VT4T5C1+5VR1T1T2R2FR3R4R5T3T4T5AB2三態(tài)輸出與非門電路T4,T5截止,F高阻態(tài)C=“0”C=“1”0.3V1V1VABCF&ENABCF&EN第五十四頁，共一百三十三頁，編輯于2023年，星期五三態(tài)門電路的應(yīng)用A2B2&EN&ENA1B1&ENA3B3總線I/O1EN1EN總線數(shù)據(jù)總線I/O口第五十五頁，共一百三十三頁，編輯于2023年，星期五74LS12574LS126第五十六頁，共一百三十三頁，編輯于2023年，星期五6.5CMOS門電路

TTL門電路由晶體管組成，屬雙極型門電路，MOS門電路由絕緣柵場效應(yīng)管組成，屬單極型門電路，MOS門電路制造工藝簡單、集成度高、功耗低、抗干擾能力強(qiáng)，其中的互補(bǔ)MOS門電路(CMOS)目前應(yīng)用最多。MOS門電路的主要缺點(diǎn)是速度沒有TTL門電路高。TTL集成門電路CD474HC/54HCCC4第五十七頁，共一百三十三頁，編輯于2023年，星期五CMOS門電路是一種互補(bǔ)對稱場效應(yīng)管集成電路PMOSNMOS互補(bǔ)對稱結(jié)構(gòu)，CMOSA=0，T2導(dǎo)通，T1截止0F=1A=1，T1導(dǎo)通，T2截止F=06.5.1CMOS反相器(非門)1.功耗極小2.輸出幅度大UDDAFT2T1110第五十八頁，共一百三十三頁，編輯于2023年，星期五6.5.2CMOS集成與非門電路及或非門電路A=1，B=1(全為“1”)T1,T2導(dǎo)通，T3,T4截止A=0，B=1(不全為“1”)T4導(dǎo)通，T2截止F=1UDDAFT3BT2T1T4F=0輸出低電平會隨著輸入端的增多而增大，所以輸入端子數(shù)受到限制。1.CMOS與非門第五十九頁，共一百三十三頁，編輯于2023年，星期五2.CMOS或非門電路UDDAFBT1T3T2T4A=0，B=0(全為“0”)T3,T4導(dǎo)通，T1,T2截止A=1，B=0(不全為“0”)T2導(dǎo)通，T4截止F=0F=1第六十頁，共一百三十三頁，編輯于2023年，星期五注意：CMOS“與非”門的輸入端越多，串聯(lián)的驅(qū)動管越多，導(dǎo)通時(shí)的總電阻就愈大，輸出低電平值將會因輸入端的增多而提高。對于CMOS“或非”門因驅(qū)動管并聯(lián)，不存在這個問題。因此，CMOS門電路中“或非”門用的較多，是基本門(1)靜態(tài)功耗低（每門只有0.01mW,TTL每門10mW)(3)抗干擾能力強(qiáng)(4)扇出系數(shù)大(5)允許電源電壓范圍寬(3~18V)CMOS門電路的優(yōu)點(diǎn)：(2)輸出幅度大CMOS門電路的缺點(diǎn)：(1)速度比TTL低(2)帶負(fù)載能力差第六十一頁，共一百三十三頁，編輯于2023年，星期五與門&ABF1或門≥1ABF1非門1AF1與非門&ABF或非門≥1ABF三態(tài)與非門ABCF&EN常用的門電路第六十二頁，共一百三十三頁，編輯于2023年，星期五6.6邏輯代數(shù)及其應(yīng)用

邏輯代數(shù)(又稱布爾代數(shù),BooleanAlgebra)，它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對立的邏輯狀態(tài)。邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。第六十三頁，共一百三十三頁，編輯于2023年，星期五1.基本運(yùn)算法則2.交換律3.結(jié)合律6.6.1邏輯代數(shù)的基本定律第六十四頁，共一百三十三頁，編輯于2023年，星期五4.分配律：5.吸收律：

第六十五頁，共一百三十三頁，編輯于2023年，星期五6.反演律（摩根定律）

0011000100101100第六十六頁，共一百三十三頁，編輯于2023年，星期五1.邏輯函數(shù)的表示方法(1)邏輯真值表：列出輸入、輸出變量的所有邏輯狀態(tài)的表。(2)邏輯式：用基本邏輯運(yùn)算符表示的輸入、輸出變量間邏輯關(guān)系的代數(shù)式。(3)邏輯圖：用邏輯符號表示輸入、輸出變量間的邏輯關(guān)系。(4)卡諾圖：與變量的最小項(xiàng)對應(yīng)的按一定規(guī)則排列的方格圖。6.6.2、邏輯函數(shù)的代數(shù)化簡法第六十七頁，共一百三十三頁，編輯于2023年，星期五2邏輯函數(shù)的不同表達(dá)式(1)與或式(2)與非與非式(3)或與式(4)或非或非式(5)與或非式第六十八頁，共一百三十三頁，編輯于2023年，星期五3.最簡邏輯函數(shù)邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式是與或式，最簡與或式是指邏輯函數(shù)中的與項(xiàng)個數(shù)最少，且每個與項(xiàng)中的變量個數(shù)也最少4.利用邏輯代數(shù)公式化簡邏輯函數(shù)的方法例6.2：化簡(1)并項(xiàng)法第六十九頁，共一百三十三頁，編輯于2023年，星期五(2)吸收法例6.4：化簡例6.3：化簡第七十頁，共一百三十三頁，編輯于2023年，星期五例6.5：化簡(3)配項(xiàng)法例6.6：化簡第七十一頁，共一百三十三頁，編輯于2023年，星期五例6.7：化簡(4)添項(xiàng)法例6.8：化簡第七十二頁，共一百三十三頁，編輯于2023年，星期五化簡例6.9：第七十三頁，共一百三十三頁，編輯于2023年，星期五6.6.3邏輯函數(shù)的卡諾圖化簡法1.最小項(xiàng)、邏輯相鄰項(xiàng)最小項(xiàng)是指輸入變量（包括原變量和反變量）的各種組合的乘積項(xiàng)。n個變量共有2n個最小項(xiàng)。例如三個變量A、B、C的所有最小項(xiàng)有如下八個：最小項(xiàng)的編號：把使某最小項(xiàng)的邏輯值為1的變量取值看作二進(jìn)制數(shù)，該二進(jìn)制數(shù)所對應(yīng)的十進(jìn)制數(shù)即為該最小項(xiàng)的編號第七十四頁，共一百三十三頁，編輯于2023年，星期五最小項(xiàng)的性質(zhì)①在輸入變量的任何取值下，有且只有一個最小項(xiàng)的值為“1”。②兩個不同的最小項(xiàng)之積為“0”，即：如ABC=010，只能使m2=1，其它最小項(xiàng)的值均為“0”。③所有最小項(xiàng)之和為“1”，即：第七十五頁，共一百三十三頁，編輯于2023年，星期五

邏輯相鄰項(xiàng)是指兩個最小項(xiàng)中只有一個變量互為反變量。每個n變量的最小項(xiàng)共有n個邏輯相鄰項(xiàng)邏輯相鄰項(xiàng)的合并：邏輯相鄰項(xiàng)第七十六頁，共一百三十三頁，編輯于2023年，星期五2.卡諾圖(KarnaughMap)ABC卡諾圖是按一定規(guī)律畫出的一種方塊圖，每一個小方塊對應(yīng)一個最小項(xiàng)0001111001m4m5m7m6m0m1m3m2特點(diǎn)：邏輯相鄰性與位置相鄰性相統(tǒng)一第七十七頁，共一百三十三頁，編輯于2023年，星期五二變量卡諾圖四變量卡諾圖五變量卡諾圖AB

m0

1010ABm0m1m2m3CDEm2m24ABm0m100000101101011011110110000011110m3m2m6m7m5m4m8m9m11m10m14m15m13m12m24m25m27m26m30m31m29m28m16m17m19m18m22m23m21m20ABm0m1m2m4m3CD0001111000011110m5m7m6m8m9m11m12m13m15m14m10第七十八頁，共一百三十三頁，編輯于2023年，星期五邏輯函數(shù)的最小項(xiàng)形式3.用卡諾圖表示邏輯函數(shù)ABC000111100111111000ABC000111100111AB(110、111)C(001、011、101、111)111第七十九頁，共一百三十三頁，編輯于2023年，星期五4.用卡諾圖化簡邏輯函數(shù)●

畫出表示邏輯函數(shù)的卡諾圖●

將卡諾圖中2i(i=0,1,2,?????),即1,2,4,8??????個相鄰為“1”的最小項(xiàng)圈起來（注意邊沿和四角也是位置相鄰●

對每個圈寫出它的公共因子，然后把所有圈的公共因子相加即得邏輯函數(shù)的最簡與或式化簡依據(jù)：邏輯相鄰項(xiàng)相加可以消去相異的變量，保留相同變量化簡步驟：第八十頁，共一百三十三頁，編輯于2023年，星期五▲

每個“1”都要圈到▲“1”可以重復(fù)使用（A+A=A)畫圈的原則：▲

圈的個數(shù)盡可能少ABCD000111100001111011111111ABCD000111100001111011111111第八十一頁，共一百三十三頁，編輯于2023年，星期五▲

圈盡可能大ABCD00011110000111101111111111ABCD00011110000111101111111111第八十二頁，共一百三十三頁，編輯于2023年，星期五▲

每個圈至少應(yīng)包含一個沒有被其它圈包含的“1”ABCD000111100001111011111111ABCD000111100001111011111111第八十三頁，共一百三十三頁，編輯于2023年，星期五ABCD000111100001111011111111例6.10：用卡諾圖化簡如下函數(shù)11第八十四頁，共一百三十三頁，編輯于2023年，星期五具有無關(guān)項(xiàng)(約束項(xiàng))邏輯函數(shù)的化簡所謂無關(guān)項(xiàng)是指邏輯變量的某些取值組合是不會出現(xiàn)的，在這些變量的取值下邏輯函數(shù)的值是無意義(或不確定)的。這些使邏輯函數(shù)的取值不確定的變量取值組合稱為無關(guān)項(xiàng)。無關(guān)項(xiàng)的存在說明邏輯函數(shù)的變量取值是有限制的(就如同普通函數(shù)的自變量有定義域一樣)。無關(guān)項(xiàng)又稱為約束性在化簡邏輯函數(shù)時(shí)，把邏輯函數(shù)在無關(guān)項(xiàng)的取值既可以看作“1”，也可以看作“0”，對邏輯函數(shù)在定義域內(nèi)的值無影響。充分利用無關(guān)項(xiàng)可以使邏輯函數(shù)進(jìn)一步的簡化。第八十五頁，共一百三十三頁，編輯于2023年，星期五例6.11：有一個4變量輸入的邏輯電路，4個輸入變量ABCD代表一位十進(jìn)制數(shù)x的8421BCD碼，要求當(dāng)x5時(shí)，輸出F=1，否則F=0，求出F的最簡與或表達(dá)式。

解：當(dāng)ABCD的取值在0000~1001之間時(shí)，邏輯函數(shù)F的值有明確的定義。當(dāng)ABCD的取值在1010~1111之間時(shí)，邏輯函數(shù)F的值無定義，屬于無關(guān)項(xiàng)。

當(dāng)ABCD的取值在0000~1001之間時(shí)，無關(guān)項(xiàng)對應(yīng)的最小項(xiàng)的邏輯值應(yīng)為“0”。無關(guān)項(xiàng)(約束項(xiàng))可表示為：第八十六頁，共一百三十三頁，編輯于2023年，星期五邏輯函數(shù)可表示為：ABCD00011110000111101111100000第八十七頁，共一百三十三頁，編輯于2023年，星期五組合邏輯電路框圖X1XnX2Y2Y1Ym......組合邏輯電路輸入輸出6.7組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無關(guān)。組合邏輯電路由各種門電路組合而成第八十八頁，共一百三十三頁，編輯于2023年，星期五已知邏輯電路確定邏輯功能6.7.1組合邏輯電路的分析分析步驟：1.根據(jù)已知邏輯電路圖寫出邏輯式2.對邏輯式進(jìn)行化簡3.根據(jù)最簡邏輯式列出邏輯真值表4.根據(jù)邏輯真值表分析邏輯功能第八十九頁，共一百三十三頁，編輯于2023年，星期五&&ABF&&例6.12：分析下圖示邏輯電路的邏輯功能解：1.寫出邏輯表達(dá)式2.化簡邏輯函數(shù)第九十頁，共一百三十三頁，編輯于2023年，星期五3.列邏輯狀態(tài)表輸入相同時(shí)輸出為“0”，輸入相異時(shí)輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。狀態(tài)表ABF00001101110

=1ABF邏輯符號4.分析邏輯功能第九十一頁，共一百三十三頁，編輯于2023年，星期五≥1ABF≥1≥1≥1例6.13：分析下圖示邏輯電路的邏輯功能

解：1.寫出邏輯表達(dá)式2.化簡邏輯函數(shù)第九十二頁，共一百三十三頁，編輯于2023年，星期五3.列邏輯狀態(tài)表輸入相同時(shí)輸出為“1”，輸入相異時(shí)輸出為“0”稱為“同或”邏輯關(guān)系。這種電路稱“同或”門。狀態(tài)表ABF00101000111

=1ABF邏輯符號4.分析邏輯功能第九十三頁，共一百三十三頁，編輯于2023年，星期五設(shè)計(jì)步驟：1.根據(jù)邏輯要求列出邏輯狀態(tài)表2.根據(jù)狀態(tài)表寫出邏輯式3.對邏輯式進(jìn)行化簡4.根據(jù)最簡邏輯式畫出邏輯電路圖已知邏輯要求確定邏輯電路6.7.2組合邏輯電路的設(shè)計(jì)第九十四頁，共一百三十三頁，編輯于2023年，星期五例6.14：試設(shè)計(jì)一邏輯電路供三人(A,B,C)表決使用。每人有一電鍵，如果他贊成，就按電鍵，用“1”表示。如果不贊成，不按電鍵，用“0”表示，表決結(jié)果用指示燈表示，如果多數(shù)贊成，則指示燈亮Y=1，反之則不亮Y=0解：1.列出邏輯真值表ABCY000000100100011110001011110111112.寫出邏輯式：對應(yīng)Y為“1”項(xiàng)有4種輸入組合第九十五頁，共一百三十三頁，編輯于2023年，星期五3.化簡4.畫出邏輯電路圖ABCF≥1&&&FABC&&&&5.用與非門實(shí)現(xiàn)該邏輯函數(shù)第九十六頁，共一百三十三頁，編輯于2023年，星期五FABC≥1≥1≥1≥16.用或非門實(shí)現(xiàn)該邏輯函數(shù)ABCY00000010010001111000101111011111第九十七頁，共一百三十三頁，編輯于2023年，星期五例6.15：試設(shè)計(jì)一三位奇偶校驗(yàn)電路。當(dāng)輸入ABC中有奇數(shù)個“1”時(shí)，輸出F為“1”，否則輸出為“0”。解：1.列出邏輯真值表A

B

C

F000000110101011010011010110011112.寫出邏輯式：對應(yīng)F為“1”項(xiàng)有4種輸入組合3.畫出邏輯電路圖=1AB=1CF第九十八頁，共一百三十三頁，編輯于2023年，星期五1.邏輯真值表解：設(shè)開關(guān)閉合狀態(tài)為“1”斷開為“0”,燈亮為“1”，燈滅為“0”例6.16：有一T形走廊，在相會處有一路燈，在進(jìn)入走廊的A、B、C三地各裝有控制開關(guān)，都能對路燈獨(dú)立進(jìn)行控制。任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個開關(guān)（輸入變量）；Y代表燈（輸出變量）。A

B

C

Y000000110101011010011010110011112.寫出邏輯式第九十九頁，共一百三十三頁，編輯于2023年，星期五3.邏輯圖Y≥1CBA111ABC&&&&第一百頁，共一百三十三頁，編輯于2023年，星期五半加器實(shí)現(xiàn)進(jìn)位如：000011+10101010不考慮低位來的進(jìn)位要考慮低位來的進(jìn)位全加器實(shí)現(xiàn)加法器:實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路6.8典型集成組合邏輯電路6.8.1半加器和全加器第一百零一頁，共一百三十三頁，編輯于2023年，星期五1.半加器半加器：只計(jì)算被加數(shù)和加數(shù)的和，不考慮低位進(jìn)位半加器邏輯狀態(tài)表(A、B：兩個相加數(shù)；S：半加和，C：進(jìn)位輸出)ABCS0000010110011110邏輯關(guān)系式：第一百零二頁，共一百三十三頁，編輯于2023年，星期五用“與非”門實(shí)現(xiàn)用“異或”門實(shí)現(xiàn)半加器符號=1AB&SC∑COABSC&&AB&&1SC第一百零三頁，共一百三十三頁，編輯于2023年，星期五全加器：計(jì)算被加數(shù)和加數(shù)的和，同時(shí)要考慮低位進(jìn)位全加器狀態(tài)表：(Ai、Bi：被加數(shù)和加數(shù)；Ci1：低位進(jìn)位輸入，Ci：本位進(jìn)位輸出；Si：本位和）AiBiCi-1SiCi00000001100101001101100101010111001111112.全加器第一百零四頁，共一百三十三頁，編輯于2023年，星期五CO≥1AiBiCi1COSiCi全加器邏輯圖：全加器符號Ci1COAiBiSiCiCI第一百零五頁，共一百三十三頁，編輯于2023年，星期五實(shí)現(xiàn)兩個四位二進(jìn)制數(shù)的加法運(yùn)算用四個全加器組成串聯(lián)電路特點(diǎn)：串行進(jìn)位；運(yùn)算速度慢；電路簡單；加法運(yùn)算電路是微型機(jī)CPU中一個關(guān)鍵部件∑CICO∑CICO∑CICO∑CICOS0S1S2S3COB0B1A0A1B2A2B3A3第一百零六頁，共一百三十三頁，編輯于2023年，星期五例6.17：用集成4位全加器7483實(shí)現(xiàn)把8421碼轉(zhuǎn)換為余3碼

8421碼加3即得余3碼S0S1S2S3COB0B1B2B3A0A1A2A3CIDCBA+5VY3Y2Y1Y07483第一百零七頁，共一百三十三頁，編輯于2023年，星期五把二進(jìn)制數(shù)碼按一定規(guī)律編排，使每組代碼具有某一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進(jìn)制代碼有

2n

種組合，可以表示

2n

個信息。

表示N個信息所需的二進(jìn)制代碼的位數(shù)n應(yīng)滿足2nN6.8.2編碼器第一百零八頁，共一百三十三頁，編輯于2023年，星期五1.二進(jìn)制編碼器將輸入信號編成二進(jìn)制代碼的電路。2n個n位編碼器高低電平信號二進(jìn)制代碼編碼過程：1.確定二進(jìn)制數(shù)位數(shù)2.列編碼表3.由編碼表寫邏輯式4.畫邏輯圖第一百零九頁，共一百三十三頁，編輯于2023年，星期五(1)分析要求：

輸入有8個信號，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼。設(shè)計(jì)一個編碼器，滿足以下要求：(1)將I0、I1、…I78個信號編成二進(jìn)制代碼。(2)編碼器每次只能對一個信號進(jìn)行編碼，不允許兩個或兩個以上的信號同時(shí)有效。(3)設(shè)輸入信號高電平有效。第一百一十頁，共一百三十三頁，編輯于2023年，星期五輸入輸出I0I1I2I3I4I5I6I7CBA10000000000010000000010010000001000010000011000010001000000010010100000010110000000011113位二進(jìn)制編碼器真值表邏輯式：(2)列編碼表(3)寫出邏輯式并轉(zhuǎn)換成“與非”式第一百一十一頁，共一百三十三頁，編輯于2023年，星期五&A&B(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&C1111111第一百一十二頁，共一百三十三頁，編輯于2023年，星期五將十進(jìn)制數(shù)的十個數(shù)碼0~9編成相應(yīng)的二進(jìn)制代碼的電路，稱為2~10進(jìn)制編碼，簡稱BCD編碼2~10進(jìn)制8421碼編碼表10進(jìn)制數(shù)輸入輸出N0N1N2N3N4N5N6N7N8N9DCBA0100000000000001010000000000012001000000000103000100000000114000010000001005000001000001016000000100001107000000010001118000000001010009000000000110012.2~10進(jìn)制編碼器邏輯式第一百一十三頁，共一百三十三頁，編輯于2023年，星期五邏輯圖S1S9123456789+5V&D&C&B&A第一百一十四頁，共一百三十三頁，編輯于2023年，星期五當(dāng)有兩個或兩個以上的信號同時(shí)輸入編碼電路，電路只能對其中一個優(yōu)先級別高的信號進(jìn)行編碼。而對其它優(yōu)先級別低的信號不予理睬。10/4線優(yōu)先編碼器74LS147的引腳圖74LS147123456781615141312111093.優(yōu)先編碼器第一百一十五頁，共一百三十三頁，編輯于2023年，星期五10進(jìn)制數(shù)輸入輸出011111111111119××××××××001108×××××××0101117××××××01110006×××××011110015××××0111110104×××01111110113××011111111002×01111111110110111111111110HPRI/BCD123456124789874147邏輯符號10/4線優(yōu)先編碼器74LS147的狀態(tài)表第一百一十六頁，共一百三十三頁，編輯于2023年，星期五

譯碼是編碼的反過程，是將具有特定含義的輸入二進(jìn)制代碼“翻譯”成對應(yīng)的輸出信號。1.二進(jìn)制譯碼器n位2n路譯碼器二進(jìn)制代碼高低電平信號74LS13812345678161514131211109A0A1A2集成3/8線譯碼器74LS1386.8.3譯碼器和數(shù)字顯示電路第一百一十七頁，共一百三十三頁，編輯于2023年，星期五集成3/8線譯碼器74LS138狀態(tài)表輸入輸出A2A1A00×××××11111111×1××××11111111××1×××11111111100000011111111000011011111110001011011111100011111011111001001111011110010111111011100110111111011001111111111074LS138符號圖

BIN/OCT012345EN&124A2A1A067第一百一十八頁，共一百三十三頁，編輯于2023年，星期五集成3/8線譯碼器74LS138狀態(tài)表輸入輸出A2A1A00×××××11111111×1××××11111111××1×××111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110第一百一十九頁，共一百三十三頁，編輯于2023年，星期五利用譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)總線74LS139ABCD譯碼器工作三態(tài)門三態(tài)門三態(tài)門三態(tài)門000111數(shù)據(jù)第一百二十頁，共一百三十三頁，編輯于2023年，星期五譯碼器的擴(kuò)展74LS138擴(kuò)展為4/16線譯碼器BIN/OCT01234567EN&124BIN/OCT01234567EN&124A0A1A2A31第一百二十一頁，共一百三十三頁，編輯于2023年，星期五74LS138擴(kuò)展為5/32線譯碼器BIN/OCT01234567EN&124A0A1A2BIN/OCT01234567EN&124BIN/OCT01234567EN&124BIN/OCT0123456