章集成電路的基本制造工藝詳解演示文稿

章集成電路的基本制造工藝詳解演示文稿本文檔共106頁；當前第1頁；編輯于星期三\14點25分（優(yōu)選）章集成電路的基本制造工藝本文檔共106頁；當前第2頁；編輯于星期三\14點25分1.二極管（PN結(jié)）正方向反方向VI電路符號：+-有電流流過沒有電流流過對于硅二極管，正方向的電位差與流過的電流大小雙極集成電路的基本元素P-SiN-Si+-本文檔共106頁；當前第3頁；編輯于星期三\14點25分1.二極管（PN結(jié)）雙極集成電路的基本元素np本文檔共106頁；當前第4頁；編輯于星期三\14點25分2.1集成電路加工的基本操作1、形成薄膜（二氧化硅、多晶硅、金屬等薄層）2、形成圖形（器件和互連線）3、摻雜（調(diào)整器件特性）本文檔共106頁；當前第5頁；編輯于星期三\14點25分形成材料薄膜的方法化學汽相淀積（CVD）物理汽相淀積（PVD）熱氧化方法Si＋O2

－>SiO2本文檔共106頁；當前第6頁；編輯于星期三\14點25分光刻和刻蝕形成需要的圖形本文檔共106頁；當前第7頁；編輯于星期三\14點25分正膠和負膠的差別本文檔共106頁；當前第8頁；編輯于星期三\14點25分亮場版和暗場版的差別本文檔共106頁；當前第9頁；編輯于星期三\14點25分摻雜改變材料的電阻率

或雜質(zhì)類型常用摻雜方法擴散-----高溫過程離子注入----常溫下進行，注入后需要高溫退火處理*摻雜類型、摻雜濃度、結(jié)深本文檔共106頁；當前第10頁；編輯于星期三\14點25分2.雙極型晶體管雙極集成電路的基本元素pnpB端E端C端ECBnpnB端E端C端CBENPNBECPNPBEC本文檔共106頁；當前第11頁；編輯于星期三\14點25分CBENPNBEC?BECnpN+BEC本文檔共106頁；當前第12頁；編輯于星期三\14點25分§1.1.1雙極集成電路中元件的隔離BECnpnBECnpnCBECBEEBEBC本文檔共106頁；當前第13頁；編輯于星期三\14點25分BECpnBECpnnn雙極集成電路中元件的隔離介質(zhì)隔離PN隔離BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+S本文檔共106頁；當前第14頁；編輯于星期三\14點25分解決雙極集成電路元件之間的隔離:pn結(jié)隔離工藝pn結(jié)隔離工藝雙極晶體管的三種結(jié)構(gòu)：1.SBC結(jié)構(gòu)；2.CDI結(jié)構(gòu)；3.3D結(jié)構(gòu)StandardBuriedCollector結(jié)構(gòu)本文檔共106頁；當前第15頁；編輯于星期三\14點25分BECpn+n-epin+P-SiP+P+S四層三結(jié)結(jié)構(gòu)的雙極晶體管（SBC結(jié)構(gòu)）發(fā)射區(qū)(N+型)基區(qū)(P型)集電區(qū)(N型外延層)襯底(P型)雙極集成電路元件斷面圖n+-BL本文檔共106頁；當前第16頁；編輯于星期三\14點25分雙極集成電路等效電路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS(p)等效電路隱埋層作用：1.減小寄生pnp管的影響2.減小集電極串聯(lián)電阻襯底接最低電位本文檔共106頁；當前第17頁；編輯于星期三\14點25分典型PN結(jié)隔離雙極集成電路中元件的形成過程1:襯底選擇確定襯底材料類型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si)確定襯底材料電阻率ρ≈10Ω.cm確定襯底材料晶向（111）偏離2~50本文檔共106頁；當前第18頁；編輯于星期三\14點25分典型PN結(jié)隔離雙極集成電路中元件的形成過程2:第一次光刻----N+隱埋層擴散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL

P-Si襯底N+隱埋層本文檔共106頁；當前第19頁；編輯于星期三\14點25分具體步驟如下：1．生長二氧化硅（濕法氧化）：Si(固體)+2H2OSiO2（固體）+2H2

Si-襯底

SiO2本文檔共106頁；當前第20頁；編輯于星期三\14點25分2．隱埋層光刻：涂膠腌膜對準曝光光源顯影本文檔共106頁；當前第21頁；編輯于星期三\14點25分刻蝕（等離子體刻蝕）去膠As摻雜（離子注入）N+3．N+摻雜：去除氧化膜N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi本文檔共106頁；當前第22頁；編輯于星期三\14點25分P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN結(jié)隔離雙極集成電路中元件的形成過程3:外延層主要設(shè)計參數(shù)外延層的電阻率ρ;外延層的厚度Tepi;AA’Tepi>xjc+xmc+TBL-up+tepi-ox后道工序生成氧化層消耗的外延厚度基區(qū)擴散結(jié)深TBL-uptepi-oxxmcxjc集電結(jié)耗盡區(qū)寬度隱埋層上推距離TTL電路：3～7μm模擬電路：7～17μm本文檔共106頁；當前第23頁；編輯于星期三\14點25分典型PN結(jié)隔離雙極集成電路中元件的形成過程4:第二次光刻----P隔離擴散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi本文檔共106頁；當前第24頁；編輯于星期三\14點25分典型PN結(jié)隔離雙極集成電路中元件的形成過程5:第三次光刻----P型基區(qū)擴散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL本文檔共106頁；當前第25頁；編輯于星期三\14點25分典型PN結(jié)隔離雙極集成電路中元件的形成過程6:第四次光刻----N+發(fā)射區(qū)擴散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL本文檔共106頁；當前第26頁；編輯于星期三\14點25分典型PN結(jié)隔離雙極集成電路中元件的形成過程7:第五次光刻----引線孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL本文檔共106頁；當前第27頁；編輯于星期三\14點25分典型PN結(jié)隔離雙極集成電路中元件的形成過程8:鋁淀積本文檔共106頁；當前第28頁；編輯于星期三\14點25分典型PN結(jié)隔離雙極集成電路中元件的形成過程9:第六次光刻----反刻鋁本文檔共106頁；當前第29頁；編輯于星期三\14點25分雙極集成電路元件斷面圖BECpn+n-epin+P+P+SP-Sin+-BLBECSAA’P+隔離擴散P基區(qū)擴散N+擴散接觸孔鋁線隱埋層本文檔共106頁；當前第30頁；編輯于星期三\14點25分BECpn+n-epin+P+P+SP-Sin+-BL為了減小集電極串聯(lián)電阻，飽和壓降小，電阻率應(yīng)取小.為了結(jié)電容小，擊穿電壓高，外延層下推小,電阻率應(yīng)取大;折中TTL電路：0.2Ω.cm模擬電路：0.5～5Ω.cm本文檔共106頁；當前第31頁；編輯于星期三\14點25分P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiAA’TBL-uptepi-oxxmcxjc四層三結(jié)結(jié)構(gòu)的雙極晶體管（SBC結(jié)構(gòu)）BJTSBC結(jié)構(gòu)—小結(jié)本文檔共106頁；當前第32頁；編輯于星期三\14點25分SBC結(jié)構(gòu)工藝的分析與設(shè)計考慮襯底材料的選擇本文檔共106頁；當前第33頁；編輯于星期三\14點25分寄生的PNP晶體管n+埋層的設(shè)計本文檔共106頁；當前第34頁；編輯于星期三\14點25分n+埋層的設(shè)計n+埋層的兩個作用①減小晶體管收集區(qū)串聯(lián)電阻②減弱寄生PNP管效應(yīng)考慮二個要點①選固溶度大的雜質(zhì)以減小埋層的電阻率②選擴散系數(shù)小的雜質(zhì)以減小后續(xù)高溫工藝中n+埋層向外延層的擴散本文檔共106頁；當前第35頁；編輯于星期三\14點25分外延生長的設(shè)計外延層電阻率為了獲得高的擊穿電壓、小的結(jié)電容和下推距離,要求外延層電阻率高,摻雜少為了獲得小的飽和壓降和集電區(qū)串聯(lián)電阻以及克服kirk效應(yīng),要求電阻率低，摻雜多外延層厚度本文檔共106頁；當前第36頁；編輯于星期三\14點25分隔離區(qū)的設(shè)計原則：確保p+隔離擴散穿透整個n型外延層,和p型襯底相通本文檔共106頁；當前第37頁；編輯于星期三\14點25分集電極深接觸的設(shè)計集電極深接觸工藝①進一步降低集電極串聯(lián)電阻②集電極歐姆接觸穿透外延層和埋層相連③使用“磷穿透”工藝兩個不利因素：①增加工藝的復(fù)雜性②加大集電極和基區(qū)之間的距離本文檔共106頁；當前第38頁；編輯于星期三\14點25分基區(qū)形成的設(shè)計考慮為提高電流放大倍數(shù)β值和減小基區(qū)渡越時間，要求基區(qū)寬度Wb小，基區(qū)的摻雜濃度Nb低Nb太低時，在較高工作電壓下，集電結(jié)和發(fā)射結(jié)空間電荷區(qū)容易相連會造成穿通現(xiàn)象，且低Nb也會加大基區(qū)電阻.Wb小到一定限度，也要求提高基區(qū)的濃度防止基區(qū)穿通依據(jù)實際情況折衷考慮本文檔共106頁；當前第39頁；編輯于星期三\14點25分發(fā)射區(qū)形成的設(shè)計考慮發(fā)射區(qū)濃度控制-增大β和減小re，需要高濃度發(fā)射結(jié)結(jié)深的控制-決定了基區(qū)的寬度發(fā)射區(qū)推進效應(yīng)(emitterpusheffect)-會使基區(qū)變寬，影響β本文檔共106頁；當前第40頁；編輯于星期三\14點25分SBC結(jié)構(gòu)工藝在應(yīng)用中的局限性IC工藝進入超大規(guī)模時代以后，SBC工藝已不能滿足集成電路發(fā)展的需要，主要有三個原因：①SBC結(jié)構(gòu)晶體管管芯面積大，集成度低②SBC結(jié)構(gòu)晶體管面積大，導(dǎo)致寄生電容大，因此大大降低了電路的速度③PNP寄生晶體管可能導(dǎo)致閂鎖效應(yīng)本文檔共106頁；當前第41頁；編輯于星期三\14點25分ECB本文檔共106頁；當前第42頁；編輯于星期三\14點25分重要知識點SBC結(jié)構(gòu)、隱埋層的作用、電隔離的概念、寄生晶體管名詞解釋：隱埋層、寄生晶體管、電隔 離(集成電路中)、介質(zhì)隔離、PN結(jié)隔離本文檔共106頁；當前第43頁；編輯于星期三\14點25分MOS晶體管的動作

MOS晶體管實質(zhì)上是一種使電流時而流過，時而切斷的開關(guān)n+n+P型硅基板柵極（金屬）絕緣層（SiO2）半導(dǎo)體基片漏極源極N溝MOS晶體管的基本結(jié)構(gòu)源極(S)漏極(D)柵極(G)MOSFET的基本結(jié)構(gòu)？？？？本文檔共106頁；當前第44頁；編輯于星期三\14點25分簡單說，可以把mos管看作是一個電壓控制的開關(guān)，當控制電壓高于閾值電壓，開關(guān)閉合，低于閾值電壓，開關(guān)斷開本文檔共106頁；當前第45頁；編輯于星期三\14點25分MOS結(jié)構(gòu)和分類MOS器件是一個夾層結(jié)構(gòu)M（metal)金屬;O(oxide)氧化物S(semiconductor)半導(dǎo)體早期工藝的MOS器件的柵極是用金屬制造的，所以從柵極向下是金屬、氧化物和導(dǎo)體的結(jié)構(gòu)。本文檔共106頁；當前第46頁；編輯于星期三\14點25分MOS器件結(jié)構(gòu)MOS器件有四個端可以連接電極，分別為源，漏，柵和襯底半導(dǎo)體襯底表面在柵極絕緣層以下的部分稱為溝道區(qū)，因為在mos工作過程中會在這里形成導(dǎo)電溝道因此，MOS在縱深方向是M－O－S三層結(jié)構(gòu)，在橫向是源－溝道－漏的結(jié)構(gòu).本文檔共106頁；當前第47頁；編輯于星期三\14點25分MOS：柵極和襯底器件工作過程中，柵極和襯底之間的電壓形成縱向電場，這個電場會在襯底表面會形成一個導(dǎo)電通道，該溝道會連接源端和漏端.MOS的柵極同其他三個電極是絕緣的，因此MOS也稱為絕緣柵場效應(yīng)晶體管（IGFET）MOS的襯底BULK端是摻雜的半導(dǎo)體，一般接固定的電源和地電壓，因此有時候MOS器件的符號只標出G－D－S三端本文檔共106頁；當前第48頁；編輯于星期三\14點25分MOS：源和漏MOS器件的源區(qū)和漏區(qū),在結(jié)構(gòu)和工藝加工上是完全相同的，在使用中可以被交換，但是為了分析的方便還是需要區(qū)分源端是載流子流出的一端（載流子的來源source），漏端是載流子流入的一端（載流子在這里消失drain）源漏區(qū)是半導(dǎo)體表面高摻雜的區(qū)域，作為源漏電極襯底電極也需要高摻雜的歐姆接觸，只是其摻雜極性同源漏區(qū)相反本文檔共106頁；當前第49頁；編輯于星期三\14點25分MOS：漏、柵、源、襯的隔離MOS作為四端器件在漏電壓，柵電壓，源電壓和襯底電壓的共同作用下工作柵極的隔離是靠絕緣的柵氧化層，同半導(dǎo)體表面上的其他三個電極隔開源極和漏極同襯底接觸，源漏和襯底的隔離是靠形成的反向PN結(jié)源極和漏極之間的隔離由兩個PN結(jié)隔開因此，在MOS器件的工作過程中需要保持源漏同襯底之間的PN結(jié)0偏或者是反偏本文檔共106頁；當前第50頁；編輯于星期三\14點25分MOS器件的分類根據(jù)參與導(dǎo)電的載流子的類型，MOS器件可以分為NMOS和PMOS兩種.NMOS器件中的載流子是電子，源漏區(qū)是n＋區(qū)，襯底是p型.PMOS器件中的載流子是空穴，源漏區(qū)是p＋區(qū)，襯底是n型.為了產(chǎn)生導(dǎo)電溝道，以及源漏pn結(jié)隔離，兩種器件的端電壓極性相反.本文檔共106頁；當前第51頁；編輯于星期三\14點25分MOS器件的分類根據(jù)工作機制MOS又可以分為增強型和耗盡型增強型器件在柵壓小于閾值電壓的時候，無法產(chǎn)生導(dǎo)電溝道耗盡型MOS器件在沒有加柵壓情況下就有溝道，需要加柵壓才能使得溝道消失本文檔共106頁；當前第52頁；編輯于星期三\14點25分MOS晶體管的分類本文檔共106頁；當前第53頁；編輯于星期三\14點25分MOS晶體管的結(jié)構(gòu)特點由于具有源漏同襯底的隔離，MOS器件同雙極器件相比占用面積小，集成度高MOS是絕緣柵結(jié)構(gòu)，即柵極不取電流，輸入阻抗高，易于電路間的直接耦合源漏對稱結(jié)構(gòu)使得器件具有雙向?qū)ǖ奶匦?，設(shè)計靈活CMOS結(jié)構(gòu)沒有靜態(tài)短路功耗，功耗低由于MOS器件是少子導(dǎo)電，需要先產(chǎn)生溝道電荷，然后才能導(dǎo)電，因此速度比雙極器件慢。本文檔共106頁；當前第54頁；編輯于星期三\14點25分silicon襯底源漏gate氧化層氧化層topnitride連接至源極的金屬連接至柵的金屬連接至漏極的金屬多晶硅柵摻雜Si場氧化層柵氧化層MOS晶體管的立體結(jié)構(gòu)本文檔共106頁；當前第55頁；編輯于星期三\14點25分在硅襯底上制作MOS晶體管siliconsubstrate本文檔共106頁；當前第56頁；編輯于星期三\14點25分siliconsubstrateoxide場氧化層本文檔共106頁；當前第57頁；編輯于星期三\14點25分siliconsubstrateoxidephotoresist本文檔共106頁；當前第58頁；編輯于星期三\14點25分ShadowonphotoresistphotoresistExposedareaofphotoresistChromeplatedglassmask（鍍鉻玻璃模板）UltravioletLightsiliconsubstrateoxide本文檔共106頁；當前第59頁；編輯于星期三\14點25分非感光區(qū)域siliconsubstrate感光區(qū)域oxidephotoresist本文檔共106頁；當前第60頁；編輯于星期三\14點25分siliconsubstrateoxidephotoresistphotoresist顯影本文檔共106頁；當前第61頁；編輯于星期三\14點25分siliconsubstrateoxideoxidesiliconsubstratephotoresist腐蝕本文檔共106頁；當前第62頁；編輯于星期三\14點25分siliconsubstrateoxideoxidesiliconsubstratefieldoxide去膠本文檔共106頁；當前第63頁；編輯于星期三\14點25分siliconsubstrateoxideoxidegateoxide薄的柵氧化層本文檔共106頁；當前第64頁；編輯于星期三\14點25分siliconsubstrateoxideoxidepolysilicongateoxide本文檔共106頁；當前第65頁；編輯于星期三\14點25分siliconsubstrateoxideoxidegategateultra-thingateoxidepolysilicongate本文檔共106頁；當前第66頁；編輯于星期三\14點25分siliconsubstrateoxideoxidegategatephotoresistScanningdirectionofionbeam（離子束的掃描方向）implantedionsinactiveregionoftransistors（在晶體管有源區(qū)的注入的離子）Implantedionsinphotoresisttoberemovedduringresiststrip.sourcedrain離子束本文檔共106頁；當前第67頁；編輯于星期三\14點25分siliconsubstrateoxideoxidegategatesourcedraindopedsilicon本文檔共106頁；當前第68頁；編輯于星期三\14點25分自對準工藝在有源區(qū)上覆蓋一層薄氧化層淀積多晶硅，用多晶硅柵極版圖刻蝕多晶硅以多晶硅柵極圖形為掩膜板，刻蝕氧化膜離子注入本文檔共106頁；當前第69頁；編輯于星期三\14點25分siliconsubstratesourcedraingate本文檔共106頁；當前第70頁；編輯于星期三\14點25分siliconsubstrategatecontactholesdrainsource本文檔共106頁；當前第71頁；編輯于星期三\14點25分siliconsubstrategateMentalconnectiondrainsource本文檔共106頁；當前第72頁；編輯于星期三\14點25分完整的簡單MOS晶體管結(jié)構(gòu)siliconsubstratesourcedraingateoxideoxidetopnitridemetalconnectiontosourcemetalconnectiontogatemetalconnectiontodrainpolysilicongatedopedsiliconfieldoxidegateoxide本文檔共106頁；當前第73頁；編輯于星期三\14點25分重要的結(jié)構(gòu)參數(shù)：溝道的長度（L）、寬度（W）和柵氧化層的厚度（tox），其中，L和W是MOS電路設(shè)計重點。本文檔共106頁；當前第74頁；編輯于星期三\14點25分溝道長度L的計算由于源漏區(qū)加工過程中摻雜向半導(dǎo)體表面橫向擴散，實際的溝道長度同設(shè)計中圖形寬度并不相等本文檔共106頁；當前第75頁；編輯于星期三\14點25分溝道寬度W的計算MOS器件的實際溝道寬度并非柵極寬度！局部氧化LOCOS工藝場氧在有源區(qū)邊緣形成鳥嘴使得實際的溝道寬度有所減小本文檔共106頁；當前第76頁；編輯于星期三\14點25分CMOS集成電路要把NMOS和PMOS兩種器件做在一個芯片上，如何實現(xiàn)？采用做阱的方法解決了需要兩種類型襯底的問題CMOSFET本文檔共106頁；當前第77頁；編輯于星期三\14點25分n阱CMOS主要工藝步驟1、襯底硅片的選擇<100>晶向無缺陷的單晶硅片8英寸硅片，硅片厚度約700ump型硅片，電阻率為10-50Ωcm本文檔共106頁；當前第78頁；編輯于星期三\14點25分2、制作n阱熱氧化形成初始氧化層作為阱區(qū)注入的掩蔽層。在氧化層上開出n阱區(qū)窗口注磷在窗口下面形成n阱退火和阱區(qū)推進n阱CMOS主要工藝步驟本文檔共106頁；當前第79頁；編輯于星期三\14點25分3、場區(qū)氧化n阱CMOS主要工藝步驟場區(qū)氧化的必要性？早期的場區(qū)氧化工藝-非等平面本文檔共106頁；當前第80頁；編輯于星期三\14點25分3、場區(qū)局部氧化法LOCOS工藝具體步驟：生長薄層SiO2作為緩沖層淀積氮化硅刻掉場區(qū)的氮化硅和緩沖氧化層場區(qū)注入熱氧化形成場氧化層n阱CMOS主要工藝步驟本文檔共106頁；當前第81頁；編輯于星期三\14點25分鳥嘴問題解決方法：在緩沖層二氧化硅上淀積一層多晶硅緩沖層本文檔共106頁；當前第82頁；編輯于星期三\14點25分4、制作硅柵具體步驟：生長SiO2緩沖層溝道區(qū)注入生長新的柵氧化層CVD工藝淀積多晶硅多晶硅摻雜光刻和刻蝕形成多晶硅柵的圖形硅柵工藝實現(xiàn)了柵和源、漏區(qū)自對準n阱CMOS主要工藝步驟本文檔共106頁；當前第83頁；編輯于星期三\14點25分5、形成源和漏區(qū)n阱CMOS主要工藝步驟用磷注入，或砷、磷雙注入形成n+區(qū)作為NMOS源、漏區(qū)和n阱引出區(qū)硼注入，形成PMOS的源、漏區(qū)和p型襯底的歐姆接觸區(qū)本文檔共106頁；當前第84頁；編輯于星期三\14點25分6、形成金屬互連線在整個硅片上淀積氧化層通過光刻在氧化層上開出引線孔在整個硅片上淀積金屬層，如鋁光刻形成需要的金屬互連線圖形n阱CMOS主要工藝步驟本文檔共106頁；當前第85頁；編輯于星期三\14點25分最后，在整個芯片表面再覆蓋一層磷硅玻璃或氮化硅鈍化膜，只留出電路芯片的引出端，即焊盤或壓焊點。本文檔共106頁；當前第86頁；編輯于星期三\14點25分主要的CMOS工藝VDDP阱工藝N阱工藝雙阱工藝P-P+P+N+N+P+N+VSSVOUTVINVDDN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si本文檔共106頁；當前第87頁；編輯于星期三\14點25分P-wellP+P+N+N+鋁線PSG場氧柵極氧化膜P+區(qū)P-wellN-型硅極板多晶硅N+區(qū)本文檔共106頁；當前第88頁；編輯于星期三\14點25分體硅CMOS的閂鎖（Latch-up）本文檔共106頁；當前第89頁；編輯于星期三\14點25分Latch-up效應(yīng)等效電路本文檔共106頁；當前第90頁；編輯于星期三\14點25分寄生晶體管Q1、Q2和寄生電阻Rw和Rs構(gòu)成正反饋回路，使電流循環(huán)放大，至到VDD電壓和GND之間鎖定在（Von+VCES）。本文檔共106頁；當前第91頁；編輯于星期三\14點25分防止閂鎖的措施本文檔共106頁；當前第92頁；編輯于星期三\14點25分場區(qū)寄生MOS晶體管防止出現(xiàn)寄生溝道的措施:1、足夠厚的場氧化層,2、場區(qū)注硼3、合理的版圖本文檔共106頁；當前第93頁；編輯于星期三\14點25分p-epiP阱n+STITiSi2STI深亞微米CMOS晶體管結(jié)構(gòu)STISTISTIN阱n-n+n-p+p-p+