組合邏輯電路基本概念復(fù)習(xí)考試題

組合邏輯電路基本概念復(fù)習(xí)題填空1．消除或減弱組合電路中的競爭冒險， 常用的方法是發(fā)現(xiàn)并消掉互補(bǔ)變量， 增加__________，并在輸出端并聯(lián) 。冗余項(xiàng)、電容器2．要擴(kuò)展得到 1個16-4線編碼器，需要 片74LS148。23．在組合邏輯電路中，當(dāng)一個輸入信號經(jīng)過多條路徑傳遞后到達(dá)某一邏輯門的輸入端時，會有時間先后，這一現(xiàn)象稱為 _________，由此而產(chǎn)生輸出干擾脈沖的現(xiàn)象稱為 。競爭、冒險4．所謂組合邏輯電路是指：在任何時刻，邏輯電路的輸出狀態(tài)只取決于電路各 的組合，而與電路的 無關(guān)。輸入狀態(tài)、原來的狀態(tài)5．組合邏輯電路由邏輯門電路組成，不包含任何 ，沒有 能力。記憶元件、記憶6．常見的中規(guī)模組合邏輯器件有 和 等。編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器任選二個。7．加法器是一種最基本的算術(shù)運(yùn)算電路，其中的半加器是只考慮本位兩個二進(jìn)制數(shù)進(jìn)行相加不考慮 的加法器。低位向本位的進(jìn)位8．全半加器既要考慮本位兩個二進(jìn)制數(shù)進(jìn)行相加，還要考慮 的加法器。低位向本位的進(jìn)位9．用全加器組成多位二進(jìn)制數(shù)加法器時，加法器的進(jìn)位方式通常有、 、2種。 串行進(jìn)位、并行進(jìn)位10．基本譯碼器電路除了完成譯碼功能外，還能實(shí)現(xiàn) 和 功能。邏輯函數(shù)發(fā)生、多路分配11．多路分配器可以直接用 來實(shí)現(xiàn)。譯碼器12．與4位串行進(jìn)位加法器比較，使用超前進(jìn)位全加器的目的是 。提高運(yùn)算速度13．在分析門電路組成的組合邏輯電路時，一般需要先根據(jù) 寫出邏輯表達(dá)式。邏輯電路圖14．?dāng)?shù)據(jù)選擇器的功能相當(dāng)于多個輸入的數(shù)據(jù)數(shù)據(jù)開關(guān)， 是指經(jīng)過選擇，把 通道的數(shù)據(jù)傳送到 的公共數(shù)據(jù)通道上去。 多個、唯一15．?dāng)?shù)據(jù)分配器的功能相當(dāng)于一個多輸出的數(shù)據(jù)開關(guān)， 是將 數(shù)據(jù)源來的數(shù)據(jù)根據(jù)需要，送到 不同的通道上去。經(jīng)過選擇，把通道的數(shù)據(jù)傳送到的公共數(shù)據(jù)通道上去。一個、多個16．加法器的超前進(jìn)位級聯(lián)方式，高位的運(yùn)算不必等低位運(yùn)算的結(jié)果，故提高了 ，但結(jié)構(gòu)比較 。運(yùn)算速度、復(fù)雜17．加法器串行進(jìn)位的級聯(lián)方式由于結(jié)構(gòu) ，主要用在 數(shù)字設(shè)備中。簡單、低速選擇1．比較兩個一位二進(jìn)制數(shù) A和B，當(dāng)A B時輸出F 1，則F的表達(dá)式是（C）。A、F AB B、F AB C、F AB D、F AB2．設(shè)計加法器的超前進(jìn)位是為了（ B）。A．電路簡單 B．每一級運(yùn)算不需等待進(jìn)位C．連接方便 D．使進(jìn)位運(yùn)算由低位到高位逐位進(jìn)行1/43．編碼器用5位二進(jìn)制代碼可對（）個信號進(jìn)行編碼。A．64B．32C．128D．164．?dāng)?shù)據(jù)選擇器不能夠做（D）使用。A．函數(shù)發(fā)生器B．多路數(shù)據(jù)開關(guān)C．多路數(shù)據(jù)選擇器D．?dāng)?shù)據(jù)比較器5、不屬于組合邏輯電路的器件是（D）。（1分）A、編碼器B、譯碼器C、數(shù)據(jù)選擇器D、計數(shù)器6．分析組合邏輯電路時，不需要進(jìn)行（D）。A．寫出輸出函數(shù)表達(dá)式B．判斷邏輯功能C．列真值表D．畫邏輯電路圖7．一塊數(shù)據(jù)選擇器有三個選擇輸入（地址輸入）端，則它的數(shù)據(jù)輸入端有（C）個。A、3B、6C、8D、110．一片四位二進(jìn)制譯碼器，它的輸出函數(shù)最多可以有（D）個。A、1B、8C、10D、1612．（B）不是組合邏輯電路。A．加法器B．觸發(fā)器C．?dāng)?shù)據(jù)選擇器D．譯碼器13、數(shù)值比較器對A、B兩數(shù)進(jìn)行比較時，首先進(jìn)行比較的是A、B的（A）。A、最高位B、最低位C、所有位D、低位級聯(lián)輸入15．16位輸入的二進(jìn)制編碼器，其輸出端有(C)位。A.256B.128C.4D.316、一位全加器除完成半加器的功能外，還要考慮（B）問題。A、向高位進(jìn)位B、低位向本位的進(jìn)位C、向高位借位D、低位向本位借位18．要比較二進(jìn)制數(shù)A和B的大小，比較器需要（C）A．從低位到高位逐位比較B．從低位到高位同步比較C．從高位到低位逐位比較D．所有位同時比較19、一位半加器與全加器功能相比，不需考慮（B）問題。A、向高位進(jìn)位B、低位向本位的進(jìn)位C、向高位借位D、低位向本位借位21．編碼器用7位二進(jìn)制代碼可對（B）個信號進(jìn)行編碼。A．64B．128C．32D．25622、可以用作數(shù)據(jù)分配器的是（B）。A、編碼器B、譯碼器C、數(shù)據(jù)選擇器D、數(shù)據(jù)比較器23、組合邏輯電路中，正確的描述是（A）。A、沒有記憶元件B、包含記憶元件C、存在有反饋回路D、雙向傳輸26、超前進(jìn)位加法器可以（D）。A、精確計算B、延長計算時間C、提高計算容量D、提高運(yùn)算速度27、將兩片8線-3線編碼器進(jìn)行級聯(lián)，可以構(gòu)成（B）編碼器。A、8線-3線B、16線-4線C、16線-3線D、8線-4線二輸入與非門當(dāng)輸入變化為(A)時，輸出可能有競爭冒險。A.01→10 B.00→10 C.10→11 D.11→011．組合邏輯電路任何時刻的輸出信號， 與該時刻的輸入信號 有關(guān) ，與以前的輸入信號 無關(guān) 。2．在組合邏輯電路中，當(dāng)輸入信號改變狀態(tài)時，輸出端可能出現(xiàn)瞬間干擾窄脈沖的現(xiàn)2/4象稱為競爭冒險。3．8線—3線優(yōu)先編碼器74LS148的優(yōu)先編碼順序是I7、I6、I5、、I0，輸出為Y2Y1Y0。輸入輸出均為低電平有效。當(dāng)輸入I7I6I5I0為11010101時，輸出Y2Y1Y0為010。4．3線—8線譯碼器74HC138處于譯碼狀態(tài)時，當(dāng)輸入A2A1A0=001時，輸出Y7~Y0=11111101。5．實(shí)現(xiàn)將公共數(shù)據(jù)上的數(shù)字信號按要求分配到不同電路中去的電路叫數(shù)據(jù)分配器。6．根據(jù)需要選擇一路信號送到公共數(shù)據(jù)線上的電路叫數(shù)據(jù)選擇器。7．一位數(shù)值比較器，輸入信號為兩個要比較的一位二進(jìn)制數(shù)，用A、B表示，輸出信號為比較結(jié)果：Y(A＞B)、Y(A＝B)和Y(A＜B)，則Y(A＞B)的邏輯表達(dá)式為AB。8．能完成兩個一位二進(jìn)制數(shù)相加，并考慮到低位進(jìn)位的器件稱為全加器。9．多位加法器采用超前進(jìn)位的目的是簡化電路結(jié)構(gòu)×。（√，×）10．組合邏輯電路中的冒險是由于引起的。A．電路未達(dá)到最簡B．電路有多個輸出C．電路中的時延D．邏輯門類型不同11．用取樣法消除兩級與非門電路中可能出現(xiàn)的冒險，以下說法哪一種是正確并優(yōu)先考慮的？A．在輸出級加正取樣脈沖B．在輸入級加正取樣脈沖C．在輸出級加負(fù)取樣脈沖D．在輸入級加負(fù)取樣脈沖12．當(dāng)二輸入與非門輸入為變化時，輸出可能有競爭冒險。A．01→10B．00→10C．10→11D．11→0113．譯碼器74HC138的使能端E1E2E3取值為時，處于允許譯碼狀態(tài)。A．011B．100C．101D．01014．?dāng)?shù)據(jù)分配器和有著相同的基本電路結(jié)構(gòu)形式。A．加法器B．編碼器C．?dāng)?shù)據(jù)選擇器D．譯碼器15．在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出有個信號。A．2B．4C．8D．1616．比較兩位二進(jìn)制數(shù)A=A1A0和B=B1B0，當(dāng)A＞B時輸出F=1，則F表達(dá)式是。A．FA1B1B．FA1A0B1B0C．FA1B1A1B1A0B0D．FA1B1A0B017．集成4位數(shù)值比較器74LS85級聯(lián)輸入IA＜B、IA=B、IA＞B分別接001，當(dāng)輸入二個相等的4位數(shù)據(jù)時，輸出FA＜B、FA=B、FA＞B分別為。A．010B．001C．100D．01118．實(shí)現(xiàn)兩個四位二進(jìn)制數(shù)相乘的組合電路，應(yīng)有個輸出函數(shù)。A．8B．9C．10D．1119．設(shè)計一個四位二進(jìn)制碼的奇偶位發(fā)生器（假定采用偶檢驗(yàn)碼），需要個異或門。A．2B．3C．4D．520．在圖T3.20中，能實(shí)現(xiàn)函數(shù)FABBC的