數(shù)字電子技術(shù)課件-第三章-組合邏輯電路

第三章組合邏輯電路概述3.1組合電路的分析方法和設(shè)計(jì)方法3.2加法器和數(shù)值比較器3.3編碼器和譯碼器3.4數(shù)據(jù)選擇器和分配器小結(jié)3.7組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)3.5用MSI實(shí)現(xiàn)組合邏輯函數(shù)3.6只讀存儲(chǔ)器（ROM）概述一、組合邏輯電路的特點(diǎn)=F0（I0,I1…,In-1）=F1（I0,I1…,In-1）=Fm-1（I0,I1…,In-1）1.邏輯功能特點(diǎn)電路在任何時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與原來(lái)的狀態(tài)無(wú)關(guān)。2.電路結(jié)構(gòu)特點(diǎn)(1)輸出、輸入之間沒(méi)有反饋延遲電路(2)不包含記憶性元件(觸發(fā)器)，僅由門(mén)電路構(gòu)成I0I1In-1Y0Y1Ym-1組合邏輯電路二、組合電路邏輯功能的表示方法真值表，卡諾圖，邏輯表達(dá)式，時(shí)間圖(波形圖)三、組合電路分類(lèi)①

按邏輯功能不同：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲(chǔ)器②

按開(kāi)關(guān)元件不同：CMOSTTL③

按集成度不同：SSIMSILSIVLSI3.1組合電路的分析方法和設(shè)計(jì)方法3.1.1組合電路的基本分析方法一、分析方法邏輯圖邏輯表達(dá)式化簡(jiǎn)真值表說(shuō)明功能分析目的：①

確定輸入變量不同取值時(shí)功能是否滿足要求；③

得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用集成門(mén)電路

實(shí)現(xiàn)；④

得到其功能的邏輯描述，以便用于包括該電路的系統(tǒng)分析。②

變換電路的結(jié)構(gòu)形式(如：與或與非-與非)；二、分析舉例[例]分析圖中所示電路的邏輯功能表達(dá)式真值表ABCY000001010011ABCY10010111011111000000功能判斷輸入信號(hào)極性是否相同的電路—符合電路ABC&&≥1[解][例3.1.1]分析圖中所示電路的邏輯功能，輸入信號(hào)A、B、C、D是一組二進(jìn)制代碼。&&&&&&&&&&&&ABCDY[解](1)逐級(jí)寫(xiě)輸出函數(shù)的邏輯表達(dá)式WX[例3.1.1]分析圖中所示電路的邏輯功能，輸入信號(hào)A、B、C、D是一組二進(jìn)制代碼。&&&&&&&&&&&&ABCDYWX[解](2)化簡(jiǎn)[例3.1.1]分析圖中所示電路的邏輯功能，輸入信號(hào)A、B、C、D是一組二進(jìn)制代碼。(3)列真值表ABCDABCDYY00000001001000110100010101100111100010011010101111001101111011111111111100000000(4)功能說(shuō)明：當(dāng)輸入四位代碼中1的個(gè)數(shù)為奇數(shù)時(shí)輸出為1，為偶數(shù)時(shí)輸出為0—檢奇電路。[解]3.1.2組合電路的基本設(shè)計(jì)方法一、設(shè)計(jì)方法邏輯抽象列真值表寫(xiě)表達(dá)式化簡(jiǎn)或變換畫(huà)邏輯圖邏輯抽象：①根據(jù)因果關(guān)系確定輸入、輸出變量②狀態(tài)賦值—用0

和1

表示信號(hào)的不同狀態(tài)③根據(jù)功能要求列出真值表根據(jù)所用元器件(分立元件或集成芯片)的情況將函數(shù)式進(jìn)行化簡(jiǎn)或變換?；?jiǎn)或變換：①設(shè)定變量：二、設(shè)計(jì)舉例

[例3.1.2]

設(shè)計(jì)一個(gè)表決電路，要求輸出信號(hào)的電平與三個(gè)輸入信號(hào)中的多數(shù)電平一致。[解]輸入A、B、C

，輸出Y②狀態(tài)賦值：A、B、C=0表示輸入信號(hào)為低電平Y(jié)=0表示

輸入信號(hào)中多數(shù)為低電平(1)邏輯抽象A、B、C=1表示

輸入信號(hào)為高電平Y(jié)=1表示

輸入信號(hào)中多數(shù)為高電平

[例3.1.2]

設(shè)計(jì)一個(gè)表決電路，要求輸出信號(hào)的電平與三個(gè)輸入信號(hào)中的多數(shù)電平一致。[解]③列真值表(2)寫(xiě)輸出表達(dá)式并化簡(jiǎn)最簡(jiǎn)與或式最簡(jiǎn)與非-與非式ABCY00000101001110010111011100010111二、設(shè)計(jì)舉例

[例3.1.2]

設(shè)計(jì)一個(gè)表決電路，要求輸出信號(hào)的電平與三個(gè)輸入信號(hào)中的多數(shù)電平一致。二、設(shè)計(jì)舉例

[例3.1.2]

設(shè)計(jì)一個(gè)表決電路，要求輸出信號(hào)的電平與三個(gè)輸入信號(hào)中的多數(shù)電平一致。[解](3)畫(huà)邏輯圖—用與門(mén)和或門(mén)實(shí)現(xiàn)ABYC&&≥1&—用與非門(mén)實(shí)現(xiàn)&

[例]設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個(gè)亮，否則視為故障狀態(tài)，發(fā)出報(bào)警信號(hào)，提醒有關(guān)人員修理。[解](1)邏輯抽象輸入變量：1--亮0--滅輸出變量：R（紅）Y（黃）G（綠）Z（有無(wú)故障）1--有0--無(wú)列真值表RYGZ00000101001110010111011110010111(2)卡諾圖化簡(jiǎn)RYG010001111011111

[例]設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠只有一個(gè)亮，否則視為故障狀態(tài)，發(fā)出報(bào)警信號(hào)，提醒有關(guān)人員修理。[解](3)畫(huà)邏輯圖&1&&&11≥1RGYZ3.2加法器和數(shù)值比較器3.2.1加法器一、半加器和全加器1.半加器（HalfAdder）兩個(gè)

1位二進(jìn)制數(shù)相加不考慮低位進(jìn)位。0001101100101001真值表函數(shù)式Ai+Bi=Si

(和)Ci

(進(jìn)位)邏輯圖曾用符號(hào)國(guó)標(biāo)符號(hào)半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數(shù)式2.全加器（FullAdder）兩個(gè)

1位二進(jìn)制數(shù)相加，考慮低位進(jìn)位。

Ai+Bi

+Ci

-1(低位進(jìn)位)

=Si

(和)

Ci

(向高位進(jìn)位)1011---A1110---B+---低位進(jìn)位100101111真值表標(biāo)準(zhǔn)與或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位進(jìn)位←0卡諾圖全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最簡(jiǎn)與或式圈

“1

”邏輯圖(a)用與門(mén)、或門(mén)和非門(mén)實(shí)現(xiàn)曾用符號(hào)國(guó)標(biāo)符號(hào)ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1(b)用與或非門(mén)和非門(mén)實(shí)現(xiàn)&≥1&≥1111CiSiAiBiCi-13.集成全加器TTL：74LS183CMOS：C661雙全加器74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS二、加法器（Adder）實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路1.4位串行進(jìn)位加法器特點(diǎn)：電路簡(jiǎn)單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時(shí)間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI2.超前進(jìn)位加法器作加法運(yùn)算時(shí)，總進(jìn)位信號(hào)由輸入二進(jìn)制數(shù)直接產(chǎn)生?！攸c(diǎn)優(yōu)點(diǎn)：速度快缺點(diǎn)：電路比較復(fù)雜應(yīng)用舉例8421BCD碼→余3碼邏輯結(jié)構(gòu)示意圖集成芯片CMOS：CC4008TTL：7428374LS283超前進(jìn)位電路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI3.2.2數(shù)值比較器（DigitalComparator）一、1位數(shù)值比較器00011011010001100010真值表函數(shù)式邏輯圖—用與非門(mén)和非門(mén)實(shí)現(xiàn)AiBiLi

Gi

MiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi

1位比較器AiBiAi&1&1&BiMiGiLi二、4位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B0&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)4位數(shù)值比較器M=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+

(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0L=M+G1位數(shù)值比較器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&比較輸入級(jí)聯(lián)輸入輸出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>001=>001==>001===>001====001001====010010====100100<100=<100

4位集成數(shù)值比較器的真值表級(jí)聯(lián)輸入：供擴(kuò)展使用，一般接低位芯片的比較輸出，即接低位芯片的FA<B

、FA=B

、FA>B

。擴(kuò)展：級(jí)聯(lián)輸入集成數(shù)值比較器

74LS85(TTL)兩片4位數(shù)值比較器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS85比較輸出1→8位數(shù)值比較器低位比較結(jié)果高位比較結(jié)果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A0CMOS芯片設(shè)置A>B只是為了電路對(duì)稱，不起判斷作用B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B集成數(shù)值比較器CC15485(CMOS)擴(kuò)展：兩片4位→8位VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C6631低位比較結(jié)果高位比較結(jié)果13.3編碼器和譯碼器3.3.1編碼器（Encoder）編碼：用文字、符號(hào)或者數(shù)字表示特定對(duì)象的過(guò)程（用二進(jìn)制代碼表示不同事物）二進(jìn)制編碼器二—十進(jìn)制編碼器分類(lèi)：普通編碼器優(yōu)先編碼器2n→n10→4或Y1I1編碼器Y2YmI2In代碼輸出信息輸入編碼器框圖一、二進(jìn)制編碼器用n

位二進(jìn)制代碼對(duì)N=2n

個(gè)信號(hào)進(jìn)行編碼的電路3位二進(jìn)制編碼器(8線-3線)編碼表函數(shù)式Y(jié)2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7輸入輸出

I0I7是一組互相排斥的輸入變量，任何時(shí)刻只能有一個(gè)端輸入有效信號(hào)。輸入輸出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二進(jìn)制編碼器I0I1I6I7Y2Y1Y0I2I4I5I3函數(shù)式邏輯圖—用或門(mén)實(shí)現(xiàn)—用與非門(mén)實(shí)現(xiàn)Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y2優(yōu)先編碼：允許幾個(gè)信號(hào)同時(shí)輸入，但只對(duì)優(yōu)先級(jí)別最高的進(jìn)行編碼。優(yōu)先順序：I7I0編碼表輸入輸出

I7I6

I5I4

I3

I2I1

I0Y2Y1

Y01

11101

11000

1

101000

11000000

101100000

1010000000

10010000000

1000函數(shù)式2.3位二進(jìn)制優(yōu)先編碼器輸入輸出為原變量邏輯圖輸入輸出為反變量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I0用4位二進(jìn)制代碼對(duì)0~9

十個(gè)信號(hào)進(jìn)行編碼的電路。1.8421BCD編碼器2.8421BCD優(yōu)先編碼器3.集成10線-4線優(yōu)先編碼器（7414774LS147）三、幾種常用編碼1.二-十進(jìn)制編碼8421碼余3碼2421碼5211碼余3循環(huán)碼右移循環(huán)碼循環(huán)碼（反射碼或格雷碼）ISO碼ANSCII（ASCII）碼二、二-十進(jìn)制編碼器2.其他二-十進(jìn)制編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y33.3.2譯碼器（Decoder）編碼的逆過(guò)程，將二進(jìn)制代碼翻譯為原來(lái)的含義一、二進(jìn)制譯碼器(BinaryDecoder)

輸入n位二進(jìn)制代碼如：2線—4線譯碼器3線—8線譯碼器4線—16線譯碼器A0Y0A1An-1Y1Ym-1二進(jìn)制譯碼器……輸出m個(gè)信號(hào)m=2n1.3位二進(jìn)制譯碼器(3線–8線)真值表函數(shù)式A0Y0A1A2Y1Y73位二進(jìn)制譯碼器…00000001

000000100000010000001000000100000010000001000000100000000000010100111001011101113線-8線譯碼器邏輯圖000—輸出低電平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111112.集成3線–8線譯碼器

--74LS138引腳排列圖功能示意圖輸入選通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY73.二進(jìn)制譯碼器的級(jí)聯(lián)兩片3線–8線4線-16線Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有輸出無(wú)輸出1禁止工作無(wú)輸出有輸出07815三片3線-8線5線-24線（1）（2）（3）輸出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全為174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………1功能特點(diǎn)：輸出端提供全部最小項(xiàng)電路特點(diǎn)：與門(mén)(原變量輸出)與非門(mén)(反變量輸出)4.二進(jìn)制譯碼器的主要特點(diǎn)二、二-十進(jìn)制譯碼器(Binary-CodedDecimalDecoder)將BCD

碼翻譯成對(duì)應(yīng)的十個(gè)輸出信號(hào)集成4線–10線譯碼器：744274LS42半導(dǎo)體顯示(LED)液晶顯示(LCD)共陽(yáng)極每字段是一只發(fā)光二極管三、顯示譯碼器數(shù)碼顯示器aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC顯示譯碼器共陽(yáng)YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低電平驅(qū)動(dòng)011100011111000000000010010000100共陰極abcdefgR+5VYaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg—高電平驅(qū)動(dòng)00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd驅(qū)動(dòng)共陰極數(shù)碼管的電路—輸出高電平有效YaYbYcYdYeYfYgA3A2A1A0≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1111●●●驅(qū)動(dòng)共陽(yáng)極數(shù)碼管的電路A3A2A1A0YaYbYcYdYeYfYg—輸出低電平有效&&1&&&&&&&&&&&&&&&&&111&1數(shù)據(jù)傳輸方式0110發(fā)送0110并行傳送0110串行傳送并-串轉(zhuǎn)換：數(shù)據(jù)選擇器串-并轉(zhuǎn)換：數(shù)據(jù)分配器3.4數(shù)據(jù)選擇器和分配器接收0110在發(fā)送端和接收端不需要數(shù)據(jù)并-串或串-并轉(zhuǎn)換裝置，但每位數(shù)據(jù)各占一條傳輸線，當(dāng)傳送數(shù)據(jù)位數(shù)增多時(shí)，成本較高，且很難實(shí)現(xiàn)。3.4.1數(shù)據(jù)選擇器

(DataSelector)能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路一、4選1數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)選擇控制信號(hào)A0Y4選1數(shù)據(jù)選擇器D0D3D1D2A11.邏輯抽象00011011D0D1D2D3D000D0DA1

A0真值表D101D210D311Y

D1D2D32.邏輯表達(dá)式一、4選1數(shù)據(jù)選擇器2.邏輯表達(dá)式3.邏輯圖1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D3╳

╳

╳二、集成數(shù)據(jù)選擇器1.8選1數(shù)據(jù)選擇器7415174LS1517425174LS251引腳排列圖功能示意圖VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—數(shù)據(jù)輸入端2.集成數(shù)據(jù)選擇器的擴(kuò)展兩片8選1（74151）16選1數(shù)據(jù)選擇器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

0四片8選1（74151）32選1數(shù)據(jù)選擇器1/274LS139SA4A3A2A1A0&Y方法1：74LS139雙2線-4線譯碼器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

方法2：74LS153雙4選1數(shù)據(jù)選擇器（1）（2）（3）（4）輸出信號(hào)00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工方法1：四片8選1（74151）32選1數(shù)據(jù)選擇器四路8位并行數(shù)據(jù)四片8選1四路1位串行數(shù)據(jù)一片4選1一路1位串行數(shù)據(jù)（電路略）真值表（使用

74LS139雙2線-4線譯碼器）3.4.2數(shù)據(jù)分配器

(DataDemultiplexer)將

1路輸入數(shù)據(jù)，根據(jù)需要分別傳送到

m個(gè)輸出端一、1路-4路數(shù)據(jù)分配器數(shù)據(jù)輸入數(shù)據(jù)輸出選擇控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A01A1DDA01路-4路數(shù)據(jù)分配器Y0Y3Y1Y2A1真值表函數(shù)式邏輯圖二、集成數(shù)據(jù)分配器用

3線-8線譯碼器可實(shí)現(xiàn)

1路-8

路數(shù)據(jù)分配器數(shù)據(jù)輸出

S1—數(shù)據(jù)輸入（D）地址碼數(shù)據(jù)輸入(任選一路)S2—數(shù)據(jù)輸入（D）74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY73.5用

MSI實(shí)現(xiàn)組合邏輯函數(shù)3.5.1

用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)一、基本原理和步驟1.原理：選擇器輸出為標(biāo)準(zhǔn)與或式，含地址變量的全部最小項(xiàng)。例如而任何組合邏輯函數(shù)都可以表示成為最小項(xiàng)之和的形式，故可用數(shù)據(jù)選擇器實(shí)現(xiàn)。4選18選12.基本步驟(1)根據(jù)n=k-1

確定數(shù)據(jù)選擇器的規(guī)模和型號(hào)(n

—選擇器地址碼，k

—函數(shù)的變量個(gè)數(shù))(2)寫(xiě)出函數(shù)的標(biāo)準(zhǔn)與或式和選擇器輸出信號(hào)表達(dá)式(3)對(duì)照比較確定選擇器各個(gè)輸入變量的表達(dá)式

(4)根據(jù)采用的數(shù)據(jù)選擇器和求出的表達(dá)式畫(huà)出連線圖。二、應(yīng)用舉例[例3.5.1]用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)[解](2)標(biāo)準(zhǔn)與或式(1)n=k-1=3-1=2可用4選1數(shù)據(jù)選擇器74LS153數(shù)據(jù)選擇器(3)確定輸入變量和地址碼的對(duì)應(yīng)關(guān)系令A(yù)1

=A,A0=B則D0=0D1=D2=C

D3=1方法一：FABY1/2

74LS153D3D2D1D0A1A0ST1C(4)畫(huà)連線圖方法二：FBCY1/2

74LS153D3D2D1D0A1A0ST1A令A(yù)1

=B,A0=C二、應(yīng)用舉例[例3.5.1]用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)[解]則

D0=0D1=D2=A

D3=1畫(huà)連線圖[例]用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)[解](2)函數(shù)Z的標(biāo)準(zhǔn)與或式8選1(3)確定輸入變量和地址碼的對(duì)應(yīng)關(guān)系(1)n=k-1=4-1=3若令A(yù)2=A,A1=B,A0=C(4)畫(huà)連線圖則D2=D3=D4=1D0=0用8選1數(shù)據(jù)選擇器

74LS151ZABC1DD1D1=DY

74LS151D7D6D5D4D3D2D1D0A2A1A0S3.5.2用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)一、基本原理與步驟1.基本原理：二進(jìn)制譯碼器又叫變量譯碼器或最小項(xiàng)譯碼器,它的輸出端提供了其輸入變量的全部最小項(xiàng)。任何一個(gè)函數(shù)都可以寫(xiě)成最小項(xiàng)之和的形式…74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY72.基本步驟(1)選擇集成二進(jìn)制譯碼器(2)寫(xiě)函數(shù)的標(biāo)準(zhǔn)與非-與非式(3)確認(rèn)變量和輸入關(guān)系[例]用集成譯碼器實(shí)現(xiàn)函數(shù)(1)三個(gè)輸入變量，選3線–8線譯碼器

74LS138(2)函數(shù)的標(biāo)準(zhǔn)與非-與非式(4)畫(huà)連線圖[解]二、應(yīng)用舉例(4)畫(huà)連線圖(3)確認(rèn)變量和輸入關(guān)系令[解]則74LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&ZABC1在輸出端需增加一個(gè)與非門(mén)[例]

用集成譯碼器實(shí)現(xiàn)函數(shù)選3線–8線譯碼器74LS138[例3.5.2]試用集成譯碼器設(shè)計(jì)一個(gè)全加器。(1)選擇譯碼器：[解]ΣCOCISiAiBiCi-1Ci全加器的符號(hào)如圖所示選3線–8線譯碼器74LS138(2)寫(xiě)出函數(shù)的標(biāo)準(zhǔn)與非-與非式[例3.5.2]試用集成譯碼器設(shè)計(jì)一個(gè)全加器。[解]ΣCOCISiAiBiCi-1Ci(2)函數(shù)的標(biāo)準(zhǔn)與非-與非式選3線–8線譯碼器74LS13874LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA1(3)確認(rèn)表達(dá)式AiBiCi-1(4)畫(huà)連線圖&Ci&Si3.7組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)3.7.1競(jìng)爭(zhēng)冒險(xiǎn)的概念及其產(chǎn)生原因一、競(jìng)爭(zhēng)冒險(xiǎn)的概念在組合邏輯電路中，當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能出現(xiàn)虛假信號(hào)—過(guò)渡干擾脈沖的現(xiàn)象，叫做競(jìng)爭(zhēng)冒險(xiǎn)。二、產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因1.原因分析&ABY0110ABY信號(hào)A、B不可能突變，需要經(jīng)歷一段極短的過(guò)渡時(shí)間。而門(mén)電路的傳輸時(shí)間也各不相同，故當(dāng)A、B同時(shí)改變狀態(tài)時(shí)可能在輸出端產(chǎn)生虛假信號(hào)。2.電路舉例&Y3&Y1&Y2&Y0A1B1—2位二進(jìn)制譯碼器假設(shè)信號(hào)A

的變化規(guī)律如表中所示A

B000110111110010010000001產(chǎn)生干擾脈沖的時(shí)間：3.7.2消除競(jìng)爭(zhēng)冒險(xiǎn)的方法一、引入封鎖脈沖&Y3&Y1&Y2&Y0A1B1P1ABP1二、引入選通脈沖P2P2存在的問(wèn)題：對(duì)封鎖脈沖和選通脈沖的寬度和產(chǎn)生時(shí)間有嚴(yán)格的要求。三、接入濾波電容CfCf導(dǎo)致輸出波形的邊沿變壞。四、修改邏輯設(shè)計(jì)增加冗余項(xiàng)3.7.2消除競(jìng)爭(zhēng)冒險(xiǎn)的方法&&&&ABCAG1G2G4G3Y&G5ABC010001111011100100例如：由于修改設(shè)計(jì)方案得當(dāng)，收到了較好的效果。第三章

小結(jié)一、組合邏輯電路的特點(diǎn)組合邏輯電路是由各種門(mén)電路組成的沒(méi)有記憶功能的電路。它的特點(diǎn)是任一時(shí)刻的輸出信號(hào)只取決于該時(shí)刻的輸入信號(hào)，而與電路原來(lái)所處的狀態(tài)無(wú)關(guān)。邏輯圖邏輯表達(dá)式化簡(jiǎn)真值表說(shuō)明功能二、組合邏輯電路的分析方法三、組合邏輯電路的設(shè)計(jì)方法

邏輯抽象列真值表寫(xiě)表達(dá)式化簡(jiǎn)或變換畫(huà)邏輯圖[練習(xí)]寫(xiě)出圖中所示電路的邏輯表達(dá)式，說(shuō)明其功能ABY≥1≥1≥1≥1[解]1.逐級(jí)寫(xiě)出輸出邏輯表達(dá)式2.化簡(jiǎn)3.列真值表0001101110014.功能輸入信號(hào)相同時(shí)輸出為1，否則為0—同或。四、常用中規(guī)模集成組合邏輯電路1.加法器：實(shí)現(xiàn)兩組多位二進(jìn)制數(shù)相加的電路。根據(jù)進(jìn)位方式不同，可分為串行進(jìn)位加法器和超前進(jìn)位加法器。2.數(shù)值比較器：比較兩組多位二進(jìn)制數(shù)大小的電路。集成芯片：74LS183（TTL）、C661（CMOS）—

雙全加器兩片雙全加器（如74LS183）四位串行進(jìn)位加法器74283、74LS283（TTL）CC4008（CMOS）—

四位二進(jìn)制超前進(jìn)位加法器集成芯片：7485、74L85（TTL）CC14585、C663（CMOS）—

四位數(shù)值比較器3.編碼器：將輸入的電平信號(hào)編成二進(jìn)制代碼的電路。主要包括二進(jìn)制編碼器、二–十進(jìn)制編碼器和優(yōu)先編碼器等。4.譯碼器：將輸入的二進(jìn)制代碼譯成相應(yīng)的電平信號(hào)。主要包括二進(jìn)制譯碼器、二–十進(jìn)制譯碼器和顯示譯碼器等。集成芯片：74148、74LS148、74LS348（TTL）—

8線–3線優(yōu)先編碼器74147、74LS147（TTL）—

10線–4線優(yōu)先編碼器集成芯片：74LS138（TTL）—

3線–8線譯碼器（二進(jìn)制譯碼器）7442、74LS42（TTL）—

4線–10線譯碼器74247、74LS247（TTL）—

共陽(yáng)極顯示譯碼器7448、74248、7449、74249等（TTL）—

共陰極顯示譯碼器5.數(shù)據(jù)選擇器：在地址碼的控制下，在同一時(shí)間內(nèi)從多路輸入信號(hào)中選擇相應(yīng)的一路信號(hào)輸出的電路。常用于數(shù)據(jù)傳輸中的并-串轉(zhuǎn)換。集成芯片：74151、74LS15174251、74LS251（TTL）—

8選1數(shù)據(jù)選擇器6.數(shù)據(jù)分配器：在地址碼的控制下，將一路輸入信號(hào)傳送到多個(gè)輸出端的任何一個(gè)輸出端的電路。常用于數(shù)據(jù)傳輸中的串-并轉(zhuǎn)換。集成芯片：無(wú)專用芯片，可用二進(jìn)制集成譯碼器實(shí)現(xiàn)。[練習(xí)]用二-十進(jìn)制編碼器、譯碼器、發(fā)光二極管七段顯示器，組成一個(gè)1數(shù)碼顯示電路。當(dāng)09十個(gè)輸入端中某一個(gè)接地時(shí)，顯示相應(yīng)數(shù)碼。選擇合適的器件，畫(huà)出連線圖。YaA3A2A1A0+VCC74LS48顯示譯碼器YbYcYdYeYfYg共陰[解]1111+VCCY3Y2Y1Y074LS14710線-4線編碼器I0I1I9+VCCS0S1S9……五、用中規(guī)模集成電路實(shí)現(xiàn)組合邏輯函數(shù)1.數(shù)據(jù)選擇器：為多輸入單輸出的組合邏輯電路，在輸入數(shù)據(jù)都為1時(shí)，它的輸出表達(dá)式為地址變量的全部最小項(xiàng)之和，適用于實(shí)現(xiàn)單輸出組合邏輯函數(shù)。2.二進(jìn)制譯碼器：輸出端提供了輸入變量的全部最小項(xiàng)，而且每一個(gè)輸出端對(duì)應(yīng)一個(gè)最小項(xiàng)，因此，二進(jìn)制譯碼器輔以門(mén)電路（與非門(mén)）后，適合用于實(shí)現(xiàn)單輸出或多輸出的組合邏輯函數(shù)。六、只讀存儲(chǔ)器（ROM）1.功能：用于存放固定不變的數(shù)據(jù)，存儲(chǔ)內(nèi)容不能隨意改寫(xiě)。工作時(shí)，只能根據(jù)地址碼讀出數(shù)據(jù)。2.特點(diǎn)：工作可靠，斷電后，數(shù)據(jù)不會(huì)丟失。3.分類(lèi)：固定ROM（掩模ROM）和可編程ROM（PROM）—包括EPROM（電寫(xiě)入紫外線擦除）和E2PROM（電寫(xiě)入電擦除）。PROM都要用專用的編程器對(duì)芯片進(jìn)行編程。七、競(jìng)爭(zhēng)和冒險(xiǎn)當(dāng)門(mén)電路的兩個(gè)輸入信號(hào)同時(shí)向相反方向變化時(shí)，輸出端可能出現(xiàn)干擾脈沖。消除方法：加封鎖脈沖、加選通脈沖、接濾波電容、修改邏輯設(shè)計(jì)等。例1：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。

要求:

當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出為“1”，否則為“0”。用“與非”門(mén)實(shí)現(xiàn)。

(1)列真值表

(2)寫(xiě)出邏輯表達(dá)式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”對(duì)應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。

0000

A

B

C

Y0011010101101001101011001111(3)用“與非”門(mén)構(gòu)成邏輯電路在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系A(chǔ)BC00100111101111由卡圖諾可知，該函數(shù)不可化簡(jiǎn)。

0000

A

B

C

Y0011010101101001101011001111

(4)邏輯圖YCBA01100111110&&&&&&&&10103.6只讀存儲(chǔ)器（ROM）分類(lèi)掩模ROM可編程ROM（PROM—ProgrammableROM）可擦除可編程ROM（EPROM—ErasablePROM）說(shuō)明:掩模ROMPROM生產(chǎn)過(guò)程中在掩模板控制下寫(xiě)入，內(nèi)容固定，不能更改內(nèi)容可由用戶編好后寫(xiě)入，一經(jīng)寫(xiě)入不能更改紫外光擦除（約二十分鐘）EPROM存儲(chǔ)數(shù)據(jù)可以更改，但改寫(xiě)麻煩，工作時(shí)只讀EEPROM或E2PROM電擦除（幾十毫秒）3.6.1ROM的結(jié)構(gòu)和工作原理1.基本結(jié)構(gòu)一、ROM的結(jié)構(gòu)示意圖地址輸入數(shù)據(jù)輸出—n

位地址—b

位數(shù)據(jù)A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12n×bROM……………………最高位最低位2.內(nèi)部結(jié)構(gòu)示意圖存儲(chǔ)單元數(shù)據(jù)輸出字線位線地址譯碼器ROM存儲(chǔ)容量=字線數(shù)

位線數(shù)

=2nb（位）地址輸入0單元1單元i

單元2n-1單元D0D1Db-1A0A1An-1W0W1WiW2n-13.邏輯結(jié)構(gòu)示意圖(1)中、大規(guī)模集成電路中邏輯圖簡(jiǎn)化畫(huà)法的約定連上且為硬連接，不能通過(guò)編程改變編程連接，可以通過(guò)編程將其斷開(kāi)斷開(kāi)ABDCABDY&ABCY≥1與門(mén)或門(mén)AY=AY=AAZ=AY=AAYA1A1YA1YZ緩沖器同相輸出反相輸出互補(bǔ)輸出(2)邏輯結(jié)構(gòu)示意圖m0A0A