計(jì)算機(jī)組成原理課件第2章計(jì)算機(jī)硬件基礎(chǔ)概要

計(jì)算機(jī)組成原理課件第2章計(jì)算機(jī)硬件基礎(chǔ)概要2023/5/1722.1數(shù)字邏輯電路基礎(chǔ)一、邏輯運(yùn)算與邏輯門(mén)二、邏輯代數(shù)的基本公式三、邏輯函數(shù)的化簡(jiǎn)2023/5/173一、邏輯運(yùn)算與邏輯門(mén)1、基本概念2、3種基本邏輯門(mén)3、其他邏輯運(yùn)算2023/5/1741、基本概念邏輯常量：邏輯常量只有兩個(gè)，即0和1，用來(lái)表示兩個(gè)對(duì)立的邏輯狀態(tài)。邏輯變量：邏輯變量一般用字母、數(shù)字及其組合來(lái)表示，其取值只有兩個(gè)，即0和1。在“正邏輯”的數(shù)字電路設(shè)計(jì)中，用低電平信號(hào)（如0.5V）表示邏輯0；用高電平信號(hào)（如3V）表示邏輯1。邏輯運(yùn)算：對(duì)于邏輯常量和變量的操作，有與、或、非三種基本邏輯運(yùn)算。邏輯門(mén)（logicgates）：對(duì)邏輯常量和變量完成基本的邏輯運(yùn)算的電路。2023/5/1751、基本概念邏輯函數(shù)：用于表達(dá)邏輯變量之間關(guān)系的代數(shù)式，使用與、或、非3種基本邏輯運(yùn)算，可以構(gòu)造出任何邏輯函數(shù)。邏輯代數(shù)：邏輯代數(shù)是研究邏輯函數(shù)運(yùn)算和化簡(jiǎn)的一種數(shù)學(xué)系統(tǒng)，也是用來(lái)描述、分析、簡(jiǎn)化數(shù)字電路的數(shù)學(xué)工具。在數(shù)字電路中，表示邏輯變量之間的邏輯關(guān)系的方法一般有3種：邏輯代數(shù)式、真值表、電路圖。真值表：將所有輸入變量的所有可能的取值組合，及其在此情況下輸出變量應(yīng)有的取值羅列出來(lái)，所形成的一張表。它最全面、最直觀地表達(dá)了邏輯關(guān)系。2023/5/1762、3種基本邏輯門(mén)所有邏輯運(yùn)算都是按位操作的。與運(yùn)算（AND）或運(yùn)算（OR）非運(yùn)算（NOT）2023/5/177與運(yùn)算（AND）邏輯表達(dá)式：

F＝AB＝A·B邏輯門(mén)電路符號(hào)：運(yùn)算規(guī)則： 有0就出0真值表：ABF0000101001112023/5/178或運(yùn)算（OR）邏輯表達(dá)式：

F＝A＋B邏輯門(mén)電路符號(hào)：運(yùn)算規(guī)則： 有1就出1真值表：ABF0000111011112023/5/179非運(yùn)算（NOT）邏輯表達(dá)式：

F＝A邏輯門(mén)電路符號(hào)：運(yùn)算規(guī)則： 取反真值表：AF01102023/5/17103、其他邏輯運(yùn)算除了3種基本的邏輯門(mén)電路外，還有4種常用的邏輯門(mén)，它們均可以由與或非門(mén)組合而成。與非門(mén)（NAND）或非門(mén)（NOR）異或門(mén)（XOR）同或門(mén)（XNOR）2023/5/1711與非門(mén)（NAND）邏輯表達(dá)式：

F＝AB＝A·B邏輯門(mén)電路符號(hào)：運(yùn)算規(guī)則： 有0就出1真值表：ABF0010111011102023/5/1712或非門(mén)（NOR）邏輯表達(dá)式：運(yùn)算規(guī)則： 有1就出0真值表：ABF001010100110F＝A＋B邏輯門(mén)電路符號(hào)：2023/5/1713異或門(mén)（XOR）邏輯表達(dá)式：運(yùn)算規(guī)則： 相異得1真值表：ABF000011101110邏輯門(mén)電路符號(hào)：F＝A⊕B＝AB＋AB2023/5/1714同或門(mén)（XNOR）邏輯表達(dá)式：運(yùn)算規(guī)則： 相同得1真值表：ABF001010100111F＝A⊙B＝AB＋AB邏輯門(mén)電路符號(hào)：2023/5/1715二、邏輯代數(shù)的基本公式可以使用以下基本公式和規(guī)則對(duì)命題進(jìn)行運(yùn)算：（1）交換律

A+B=B+A A·B=B·A

（2）結(jié)合律

A+(B+C)=(A+B)+C A·（B·C）=(A·B)·C

（3）分配律

A+B·C=(A+B)·(A+C)

（*）

A·(B+C)=A·B+A·C（4）吸收律

A+A·B=A A·(A+B)=A

（5）補(bǔ)吸收律

A+A·B=A+B A·(A+B)=A·B 2023/5/1716二、邏輯代數(shù)的基本公式（6）反演律

A+B=A·B

（*）

A·B=A+B

（*）（7）包含律

A·B+A·C+B·C=A·B+A·C

（*）

(A+B)·(A+C)·(B+C)=(A+B)·(A+C)

（*）（8）重疊律

A+A=A A·A=A

（10）0－1律

0+A=A 1+A=1

1·A=A 0·A=0（9）互補(bǔ)律

A+A=1 A·A=0

2023/5/1717三、邏輯函數(shù)的化簡(jiǎn)在設(shè)計(jì)邏輯電路時(shí)，每個(gè)邏輯表達(dá)式是和一個(gè)邏輯電路相對(duì)應(yīng)，因此必須將邏輯表達(dá)式進(jìn)行化簡(jiǎn)，以減少實(shí)現(xiàn)它的電路所用元器件。邏輯函數(shù)化簡(jiǎn)有兩種方法：代數(shù)化簡(jiǎn)法和卡諾圖化簡(jiǎn)法。代數(shù)化簡(jiǎn)法:直接利用邏輯代數(shù)的基本公式和規(guī)則進(jìn)行化簡(jiǎn)，要求熟練地掌握邏輯函數(shù)的公式，并經(jīng)過(guò)多次訓(xùn)練才能進(jìn)行快速化簡(jiǎn)。2023/5/1718三、邏輯函數(shù)的化簡(jiǎn)【例1】F=ABC+ABC=AB （分配律、互補(bǔ)律）【例2】F=B+ABD=B（交換律、吸收律）【例3】F =ABC+ABC+AC =AB(C+C)+AC （分配律）

=AB+AC （互補(bǔ)律）【例5】F=AD+AD+AB+AC+BD+ACEF+ BEF+DEFG =A+C+BD+BEF+DEFG =A+C+BD+BEF【例4】F=AB+AC+BC=AB+AC（包含律）2023/5/17192.2組合邏輯電路及部件一、組合邏輯電路設(shè)計(jì)方法二、二進(jìn)制加法器三、算術(shù)邏輯運(yùn)算單元ALU四、譯碼器2023/5/1720一、組合邏輯電路設(shè)計(jì)方法組合邏輯電路的特點(diǎn)：當(dāng)輸入信號(hào)變化時(shí)，輸出信號(hào)也跟著變化。在計(jì)算機(jī)CPU設(shè)計(jì)中，組合電路通常被用來(lái)產(chǎn)生控制信號(hào)，它的輸入可能是指令的操作碼和狀態(tài)信號(hào)，而其輸出則是寄存器、存儲(chǔ)器等等的寫(xiě)入控制信號(hào)和數(shù)據(jù)選擇信號(hào)。組合邏輯電路的設(shè)計(jì)步驟如下：分析該邏輯電路的邏輯要求；根據(jù)邏輯要求確定輸入變量和輸出變量；將輸入輸出關(guān)系表示成真值表；根據(jù)真值表寫(xiě)出輸出函數(shù)的邏輯表達(dá)式，并化簡(jiǎn)；畫(huà)出邏輯電路。2023/5/1721二、二進(jìn)制加法器加法器是計(jì)算機(jī)基本運(yùn)算部件之一。一位二進(jìn)制全加器：輸入變量：3個(gè)，即加數(shù)Xn、被加數(shù)Yn和低位來(lái)的進(jìn)位Cn；輸出變量：2個(gè)，即本位的和Sn、向高位的進(jìn)位Cn＋1。一位全加器真值表XnYnCn

FnCn＋1000001010011100101110111

00101001100101112023/5/1722二、二進(jìn)制加法器由真值表可的全加器輸出Fn和進(jìn)位輸出Cn＋1的表達(dá)式為：Fn=XnYnCn+XnYnCn+XnYnCn+XnYnCnCn＋1=XnYnCn+XnYnCn+XnYnCn+XnYnCn化簡(jiǎn)可得：Fn=Xn

⊕Yn

⊕CnCn＋1=XnYn+（Xn＋Yn）Cn =XnYn+（Xn

⊕Yn）Cn2023/5/1723一位全加器邏輯電路一位全加器邏輯框圖2023/5/1724四位二進(jìn)制加法器由4個(gè)全加器串連構(gòu)成行波進(jìn)位加法器特點(diǎn)：位間進(jìn)位是串行傳送（稱(chēng)為行波進(jìn)位），即本位全加和Fi必須等低位進(jìn)位Ci來(lái)到后才能得到。缺點(diǎn)：加法時(shí)間與位數(shù)有關(guān)，速度較慢。2023/5/1725四位二進(jìn)制并行進(jìn)位加法器在4個(gè)全加器基礎(chǔ)上進(jìn)行改造，以便并行產(chǎn)生進(jìn)位，構(gòu)成并行進(jìn)位加法器。2023/5/1726四位二進(jìn)制并行進(jìn)位加法器2023/5/1727四位二進(jìn)制并行進(jìn)位加法器特點(diǎn)：采用“并行進(jìn)位法”或“超前進(jìn)位產(chǎn)生電路”來(lái)同時(shí)形成各位的進(jìn)位。優(yōu)點(diǎn)：運(yùn)算速度大大加快。上述4位并行進(jìn)位加法器的邏輯框圖：2023/5/1728三、算術(shù)邏輯運(yùn)算單元ALUALU（Arithmetic&LogicUnit）：算術(shù)邏輯運(yùn)算單元，計(jì)算機(jī)中可以進(jìn)行邏輯運(yùn)算和算術(shù)運(yùn)算的部件。全加器：只能對(duì)輸入數(shù)據(jù)進(jìn)行加法運(yùn)算。ALU的實(shí)現(xiàn)：在并行進(jìn)位加法器的基礎(chǔ)上，再加上一些邏輯電路和功能控制信號(hào)線，可形成多功能算術(shù)邏輯運(yùn)算部件ALU。74LS181芯片：4位多功能ALU，內(nèi)部集成了并行進(jìn)位電路。5條功能選擇線：S3S2S1S0和M16種算術(shù)運(yùn)算：M＝0時(shí)，由S3S2S1S0

來(lái)選擇，Cn＝0有進(jìn)位，Cn＝1無(wú)進(jìn)位。16種邏輯運(yùn)算：M＝1時(shí)，由S3S2S1S0

來(lái)選擇2023/5/172974LS181ALU的構(gòu)成將輸入數(shù)據(jù)A和B經(jīng)過(guò)函數(shù)發(fā)生器形成它們的不同組合（由功能選擇線S3S2S1S0

決定），再送入并行進(jìn)位加法器進(jìn)行加法運(yùn)算，從而使得ALU能夠?qū)崿F(xiàn)各種的運(yùn)算功能。X＝fS3S2S1S0（A，B）Y＝fS3S2S1S0

（A，B）2023/5/173074LS181內(nèi)部結(jié)構(gòu)2023/5/1731由74LS181構(gòu)成16位ALU用4片74LS181

→16位ALU74LS181片內(nèi)：并行進(jìn)位片間：串行進(jìn)位。2023/5/1732由74LS181構(gòu)成16位ALU用4片74LS181+1片74LS182

→16位ALU74LS181片內(nèi)：并行進(jìn)位；片間：并行進(jìn)位。①①①①①②②②③③③③2023/5/1733四、譯碼器譯碼器功能：把輸入編碼譯成相應(yīng)的控制電位，作為芯片的片選信號(hào)或其他操作控制信號(hào)。特點(diǎn)：有n個(gè)輸入變量，2n條輸出變量（n:2n

）；輸入信號(hào)的2n個(gè)編碼對(duì)應(yīng)于2n條輸出線輸出：當(dāng)輸入為某一編碼時(shí)，對(duì)應(yīng)僅有一根輸出為“0”（或?yàn)椤?”），其余輸出均為“1”（或?yàn)椤?”）。常用的譯碼器芯片：74LS139：雙2－4譯碼器（n＝2）74LS138：3－8譯碼器（n＝3）2023/5/173474LS139內(nèi)部集成了兩個(gè)2－4譯碼器；功能表：“使能”控制端E：用來(lái)控制譯碼器是否工作，當(dāng)E#端為“1”時(shí)，禁止譯碼器工作，此時(shí)譯碼器的所有輸出線均為無(wú)效即“1”。輸入輸出EBAY0Y1Y2Y3HLLLLXLLHHXLHLHHLHHHHHLHHHHHLHHHHHLX：指可以取值1或者02023/5/173574LS139按照真值表，四個(gè)輸出的邏輯代數(shù)式為：2－4譯碼器邏輯電路：2023/5/173674LS1383輸入8輸出的譯碼器：3－8譯碼器；功能表：輸入輸出G1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y010000011111110100001111