基于FPGA的信號發(fā)生器系統(tǒng)結構分析-設計應用

精品文檔-下載后可編輯基于FPGA的信號發(fā)生器系統(tǒng)結構分析-設計應用基于運用EDA技術，以FPGA器件為，用VerilogHDL硬件描述語言來設計各個功能模塊，采用DDS直接數(shù)字頻率合成技術設計信號發(fā)生器，通過CPU控制每個采樣點的輸出間隔來控制輸出波形的頻率，改變波形存儲器中的波形數(shù)據(jù)來產生任意波形。0引言信號發(fā)生器應用非常廣泛，包括通信、測量、控制、雷達還有教學等鄰域，是不可或缺的工具。隨著科學技術的不斷發(fā)展，信號發(fā)生器的設計方法越來越多，其設計技術也越來越先進。傳統(tǒng)的信號源種類多樣，但大多是采用專用芯片或單片機或模擬電路，不但具有成本高、控制方式不靈活、波形種類少等特點不能滿足使用者的要求，而且其外圍電路也過于復雜，應用起來效果不盡人意。隨著FPGA（FieldProgrammableGateArray）技術的引入，微電子技術的突飛猛進，在信號發(fā)生的領地得到了極大的拓展，技術手段呈現(xiàn)快速發(fā)展的勢頭，應用更加廣泛和靈活，特別是其在信號發(fā)生器上的良好運用得到了充分的體現(xiàn)，有效解決了傳統(tǒng)信號發(fā)生器帶來的模式單一、運行繁雜等一系列問題。由于以上原因本設計提出以基于EDA技術的FPGA器件作為主控芯片，依據(jù)DDS直接數(shù)字頻率合成技術，提出了一種比較簡單的信號發(fā)生器設計方法。利用QuartusII軟件結合VerilogHDL硬件描述語言進行系統(tǒng)編程，經過調試后到本設計中的FPGA器件EP1C3T100C8N中，通過實驗驗證表明，該信號發(fā)生器可以產生正弦波、方波、三角波，信號頻率范圍在0.02～1MHz。1信號發(fā)生器系統(tǒng)結構1.1系統(tǒng)總體結構一個基于FPGA的DDS信號發(fā)生器，可以生成標準的正弦波、方波、三角波等常用波形。在FPGA完成DDS的功能，通過QuartusII實現(xiàn)按鍵控制，系統(tǒng)結構框圖如圖1-1所示。

圖1-1系統(tǒng)結構框圖圖1-1所示的是整個系統(tǒng)的結構圖，下面對圖中所涉及的一些功能部分進行簡要的說明。a．PLL部分：此部分為系統(tǒng)鎖相環(huán)，功能是為整個系統(tǒng)提供工作時鐘，并且在后面控制輸出波形的頻率提供一個基準頻率。b．ROM部分：此部分是存儲波形數(shù)據(jù)的查找表，是實現(xiàn)DDS信號發(fā)生器的必要工具，通過改變ROM查找表內的數(shù)據(jù)就能改變輸出波形。c．DDS部分：此部分是通過代碼實現(xiàn)的，是本設計的關鍵所在，它的作用是輸出數(shù)字信號給后面的DAC轉換器，是實現(xiàn)設計要求的部分。d．DAC轉換器部分：此部分是將系統(tǒng)輸出的數(shù)字量轉換成模擬量并輸出，把前面的DDS定義為本系統(tǒng)的軟件，而DAC轉換器則是本系統(tǒng)的硬件部分。e．功能按鍵：這部分的作用是提供給用戶所使用的，用以控制和改變輸出波形的形式以及輸出頻率。1.2FPGA基本性能與結構微電子技術在不斷進步發(fā)展的同時，可編程邏輯器件得到了飛速的發(fā)展，相比于門陣列和其他ASIC（ApplicationSpecificIntegratedCircuit），F(xiàn)PGA擁有靈活的體系結構和邏輯單元、同時還兼有集成度高和適用范圍寬、研發(fā)單位時間短，成本低廉、選用的開發(fā)工具比較、能夠實時在線檢驗等優(yōu)點。FPGA器件組成十分復雜，內部擁有大量邏輯宏單元。依靠FPGA器件完成不同的功能需要配置好內部的邏輯宏單元，將這些不同的邏輯宏單元合成不同的硬件結構，以此進一步地構成各種各樣的電子系統(tǒng)。FPGA擁有無可比擬的一大優(yōu)勢便是其硬件重構具有很高的靈活性，借助這一優(yōu)勢設計者可以使用硬件描述語言（VHDL、Verilog等）在FPGA中實現(xiàn)所描述的電路。本設計所使用的是Cyclone系列中的EP1C3T100C8N，Cyclone系列器件是ALTERA公司的一款成本低、高性價比的FPGA器件，它的結構和工作原理在FPGA器件中具有典型性。1.3DDS基本原理DDS（DirectDigitalSynthesizer），它具備了以往相關技術所不具備的許多特點，它的頻率分辨率較高，這保證了它在運行過程中能夠進行快速的頻率轉換，與此同時它還能保持住相位的穩(wěn)定性和連續(xù)性，因此更加容易獲得信號頻率、相位變化以及震蕩幅度調制的數(shù)字控制。下面以正弦波信號發(fā)生器為例說明。通過上面的步驟原理，可以借助于DDS直接數(shù)字合成技術設計并且實現(xiàn)所需要的數(shù)控頻率合成器。DDS直接數(shù)字合成器是用數(shù)字控制方式生成所要求的信號頻率、相位變化以及震蕩幅度等等的正弦波，同時還可以對其進行有效地控制，典型的DDS直接數(shù)字頻率合成器由許多不可或缺的部分組成，有相位調制器、相位累加器、ROM正弦查找表和D/A數(shù)模轉換構成，其結構如圖1-2所示。

2系統(tǒng)硬件與軟件的設計2.1鎖相環(huán)設計鎖相環(huán)（phaselockedloop），顧名思義，就是鎖定相位的環(huán)路。鎖相環(huán)（PLL）能提供先進的時鐘管理能力，例如頻率合成、可編程相移、可編程占空比、時鐘倍頻、分頻等完整的時鐘管理方案。在本設計中除了是給整個系統(tǒng)提供工作時鐘信號，還有一個非常重要的作用，決定了本設計終輸出波形的頻率大小，以及頻率分辨率。2.2ROM設計本設計的終結果得到正弦、方波、三角波的輸出信號，這個過程是通過將數(shù)字量通過DAC轉換器不斷的轉換來完成。因此需要事先將這些波形的的數(shù)字量數(shù)據(jù)存在ROM模塊中，以便系統(tǒng)讀取波形數(shù)據(jù)。通過定制波形數(shù)據(jù)文件來設計出需要的正弦波ROM模塊、方波ROM模塊和三角波ROM模塊。2.3D/A數(shù)模轉換電路采用非常普遍的8位D/A轉換器DAC0832作為數(shù)模轉換芯片。其轉換時間為1us，工作電壓為+5V~+15V，基準電壓為+15V。它主要由兩個8位寄存器和一個8位D/A轉換器組成。

圖2-1低速DAC0832數(shù)模轉換電路2.4電源電路設計由于系統(tǒng)中各個模塊用到的電壓不同，所以就需要對電壓進行轉換。外接12V電源，通過轉換電路來實現(xiàn)各個系統(tǒng)所需要的電壓，轉換電路如下圖所示。

2.5軟件設計本設計通過QuartusII軟件對FPGA主控進行編程配置，實現(xiàn)了用按鍵控制輸出的波形和頻率，程序流程圖

誤差分析3.1相位截斷誤差分析本設計相位累加器設定為32位，正弦表數(shù)據(jù)為8位，因此在ROM查找表里的容量為232×8=34，359，738，368（bits），在理論上這可以獲得精細的頻率分辨率，但是這么大容量的數(shù)據(jù)卻很難實現(xiàn)。所以，在本設計中的DDS中采用了相位截斷法，只用了相位累加器輸出的高10位作為地址對ROM查找表進行查表，其他低位的地址就簡單的舍棄了。查表時相位值就會出現(xiàn)誤差，使得輸出波形的幅度值產生誤差，就會有很多的雜散信號存在。

3.2電源噪聲誤差由于電源部分存在多種電壓值，相互間有一定的干擾，會造成輸出波形一定的失真。因此對電源的穩(wěn)定性有更高的要求，可以對數(shù)字地和模擬地隔開，降低對輸出波形的影響。3.3后級運放誤差分析數(shù)字量經數(shù)模轉換器轉換后信號經過集成運放放大后輸出，會有一定的失真。因為集成運放自身會存在一些不可避免的因素，如：輸入電壓失調，輸入電流失調、增益帶寬積、上長速度限制。這會導致，當輸入較高的頻率時，產生相位失真。雖然這些誤差是系統(tǒng)自身的，不可避免，但是只要通過給予合適的頻率控制字，相位累加器位數(shù)、查找表地址位數(shù)以及控制好系統(tǒng)時鐘頻率和盡量使用高品質的電源，盡量提高濾波器的性能，輸出的波形還是能夠很好的滿足使用者的需要。4結論本設計提出了一種基于FPGA信號發(fā)生器的設計方法，以Qu