微型計算機原理與接口技術(shù)第二版-劉彥文等-第4章課件

第4章內(nèi)存儲器及接口

教學(xué)提示：本章描述了不同種類的半導(dǎo)體存儲器芯片的結(jié)構(gòu)、工作原理及典型芯片的使用方法；描述了半導(dǎo)體存儲器接口的基本技術(shù)；介紹了微型機存儲器系統(tǒng)的組成；介紹了Cache存儲器。教學(xué)目標(biāo)：要求掌握存儲器的分級組成和內(nèi)存儲器的性能指標(biāo)；要求掌握不同種類的半導(dǎo)體存儲器芯片的工作原理及典型產(chǎn)品的使用；熟練掌握6264和2716芯片的引腳信號含義、讀寫周期時序信號含義、負載能力含義及常用譯碼器芯片74LS139的使用；熟練掌握靜態(tài)存儲器芯片、EPROM芯片與8086/8088微處理器的接口技術(shù)；了解動態(tài)存儲器的組成和工作原理；了解存儲器系統(tǒng)的組成和Cache存儲器的工作原理。CPU能夠直接存取，且用于暫存正在或?qū)⒁獔?zhí)行的程序、正在或?qū)⒁褂玫臄?shù)據(jù)的存儲器，稱為內(nèi)存儲器，也稱為主存儲器。內(nèi)存儲器的存取速度較快，其存儲容量隨著半導(dǎo)體技術(shù)的發(fā)展和生產(chǎn)工藝的提高而快速增長。例如，8位微型機的內(nèi)存容量多為幾十KB，16位微型機的內(nèi)存容量多為幾MB，32位微型機的內(nèi)存容量多為幾GB。常用的硬盤、軟盤、光盤、磁帶等設(shè)備以及它們的驅(qū)動器一般稱為外存儲器，也叫外部設(shè)備。它們的特點是存儲容量大，存取速度比較慢，單位容量的平均價格較低。半導(dǎo)體存儲器按存取信息的功能，分為隨機存取存儲器(RandomAccessMemory，RAM)和只讀存儲器(ReadOnlyMemory，ROM)。隨機存取存儲器又稱讀/寫存儲器，一般是指機器運行期間可讀也可寫的存儲器。而只讀存儲器一般是指機器運行期間只能讀出而不能寫入信息的存儲器。然而實際上所謂的隨機存取，是相對于順序存取而言的。對隨機存取的存儲器來說，要讀出某一單元的信息，無需經(jīng)過中間單元而耗費不必要的時間，也就是說，隨機存取能做到信息的存取時間與其所在位置無關(guān)。從這個意義上說，無論ROM還是RAM都是隨機存取的，因而稱RAM為讀/寫存儲器更為恰當(dāng)一些。隨機存儲器按結(jié)構(gòu)和工作原理可分為靜態(tài)RAM(StaticRAM，SRAM)和動態(tài)RAM(DynamicRAM，DRAM)兩種。只讀存儲器按信息的設(shè)置方式可分為掩模式ROM只讀存儲器(簡稱ROM)、可編程序只讀存儲器(ProgrammableROM，PROM)和可改寫的只讀存儲器(ErasableProgrammableROM，EPROM)三種。半導(dǎo)體存儲器使用的材料和制造工藝多種多樣，有NMOS、CMOS、SOS、HMOS、TTL、ECL及I2L等。綜上所述，按照和CPU的關(guān)系分，微型機系統(tǒng)中的存儲器分為4級：CPU內(nèi)部的寄存器組、高速緩存、內(nèi)存儲器和外存儲器。它們的存取速度及CPU對其訪問的頻率依次遞減，而存儲容量卻依次遞增，如圖4.1所示。其中只有內(nèi)存儲器占用CPU可尋址的地址空間。外存儲器雖然速度慢，但由于容量巨大，費用低，作為后備存儲器，用來存放各種程序和數(shù)據(jù)。特別是在現(xiàn)代微型機系統(tǒng)中已具有虛擬存儲器的管理功能，硬盤的存儲空間已作為內(nèi)存空間的延續(xù)，可以使用戶在較小的內(nèi)存上運行很大的程序。2)最大存取時間內(nèi)存儲器從接收存儲單元的地址開始，到它取出或存入數(shù)據(jù)為止所需的時間叫做存取時間。通常手冊上給出該常數(shù)的上限值，稱為最大存取時間。最大存取時間越短，存儲器的工作速度越快，因此，它是存儲器的一個重要參數(shù)。3)功耗半導(dǎo)體存儲器的功耗指“維持功耗”和“操作功耗”。4)可靠性可靠性一般用平均無故障時間（MeanTimeBetweenFailures，MTBF）來表示，MTBF越長，可靠性越高。5)集成度集成度常表示為位/片，目前典型產(chǎn)品的集成度有1兆位/片、16兆位/片、64兆位/片、256兆位/片等，它們也常常被寫作1Mb/片、16Mb/片、64Mb/片、256Mb/片。4.1.2RAM芯片的結(jié)構(gòu)、工作原理及典型產(chǎn)品1.靜態(tài)RAM(SRAM)1)SRAM結(jié)構(gòu)與原理SRAM由存儲體和外圍電路構(gòu)成，如圖4.2所示。(1)地址譯碼器(2)I/O緩沖器2)典型芯片HM6264BL-7(以下簡稱HM6264BL)HM6264BL是容量為8K×8位的低功耗CMOSSRAM。采用單一＋5V供電，輸入/輸出電平與TTL電平兼容。不同型號芯片的最大存取時間為70ns～l20ns。(1)HM6264BL芯片的引腳圖及引腳含義如圖4.3所示。圖4.3HM6264BL芯片引腳排列及引腳信號作用(2)HM6264BL的工作方式見表4.1(p155)。(3)HM6264BL讀/寫周期及其典型工作時間參數(shù)(p155)與SRAM相比，DRAM的基本存儲電路較簡單，故集成度較高、功耗小，除正常讀/寫外，額外增加了刷新操作，需要一些相應(yīng)的外部電路支持，使用較復(fù)雜。另外，動態(tài)RAM的存取速度一般比靜態(tài)慢。動態(tài)RAM一般用于組成大容量存儲器。當(dāng)容量不大時(如單片機系統(tǒng))選用SRAM芯片更為簡單實用。

2)典型芯片μPD424256(1)內(nèi)部結(jié)構(gòu)：μPD424256的容量是256K×4位，片內(nèi)需log2256K＝18個地址信號。為了減少封裝引線、縮小體積，地址線被分成行地址和列地址兩部分。

(2)讀/寫控制

(3)μPD424256時序(p158,159)圖4.7μPD424256引腳信號及內(nèi)部結(jié)構(gòu)要加快普通DRAM訪問速度，簡單實用的方法就是在芯片上附加一些邏輯電路。這些附加電路包括地址多路轉(zhuǎn)換電路、地址選通、刷新邏輯以及讀寫控制邏輯等。通過增加少量的額外邏輯電路，可以提高單位時間內(nèi)的數(shù)據(jù)流量，這就是所謂通過預(yù)測增加帶寬的技術(shù)，較為成功的技術(shù)包括快速頁模式FPM(FastPageMode)和擴展數(shù)據(jù)輸出EDO技術(shù)，相應(yīng)的存儲器稱為FPM-DRAM和EDO-DRAM?？焖夙撃Ｊ紽PM：通常在DRAM陣列中讀取一個單元時，首先提供一個行地址，并置RAS為低電平，然后通過周期性的列信號CAS實現(xiàn)多個列存取。RAS/CAS選擇時，充電電路在穩(wěn)定之前會有一定的延時，制約了RAM的讀寫速度。在絕大多數(shù)情況下，要存取的數(shù)據(jù)在RAM中是連續(xù)的，即下一個要存取的單元多位于當(dāng)前單元的下一地址。FPM技術(shù)采用這一預(yù)測(一頁指DRAM芯片一行存儲單元中的—個2048位片段)技術(shù)，增加了快速頁讀/寫操作來縮短頁模式周期。相比之下，SDRAM則具有同步接口，其基本原理是將CPU和RAM通過一個相同的時鐘鎖在一起，使得RAM和CPU能夠共享一個時鐘周期，以相同的速度同步工作。在系統(tǒng)時鐘的控制下，SDRAM能夠把地址、控制和數(shù)據(jù)信號鎖定起來，經(jīng)過指定的時鐘周期后，CPU可以直接從數(shù)據(jù)線上獲得所需數(shù)據(jù)。由于不再需要監(jiān)視數(shù)據(jù)的存取過程，一些具有亂序執(zhí)行功能的高性能CPU能夠在等待存取數(shù)據(jù)時完成其他一些工作，這也是SDRAM的優(yōu)點之一。SDRAM基于多存儲體結(jié)構(gòu)，內(nèi)含2或4個存儲陣列體(Bank)。SDRAM芯片還支持突發(fā)傳輸模式。在這種工作模式下，當(dāng)?shù)谝粋€列地址輸入之后，芯片內(nèi)部自動產(chǎn)生下面若干(2、4、8或FP全頁)連續(xù)的列地址，從而可以快速輸出后續(xù)地址的數(shù)據(jù)(預(yù)取)。突發(fā)數(shù)據(jù)長度可通過修改突發(fā)計數(shù)器的對應(yīng)寄存器設(shè)定。SDRAM通常支持兩種刷新方式：自動刷新(Auto-refresh)和自刷新(Self-refresh)。前者為標(biāo)準方式，當(dāng)CKE有效且時鐘允許時進行，后者當(dāng)芯片處于低功耗情況(CKE及時鐘禁止)時芯片自行刷新。3)基于協(xié)議的DRDRAM——DirectRambusDRAM4.1.3ROM芯片的結(jié)構(gòu)、工作原理及典型產(chǎn)品１.ROM芯片的結(jié)構(gòu)ROM的結(jié)構(gòu)框圖如圖4.9所示，由地址譯碼器、存儲矩陣和輸出緩沖器三部分組成。圖4.9ROM結(jié)構(gòu)框圖1)存儲矩陣圖4.1016×1位ROM陣列2)地址譯碼器存儲器芯片中的地址譯碼器，通常分為行地址(也稱為X地址)譯碼器和列地址(也稱為Y地址)譯碼器。3)輸出緩沖器ROM的輸出緩沖器具有三態(tài)輸出及驅(qū)動能力，以便使微型機系統(tǒng)中各ROM芯片的數(shù)據(jù)輸出端能方便地連接到系統(tǒng)數(shù)據(jù)總線上。

2.ROM存儲器分類1)掩模編程的ROM(MaskProgrammedROM)2)現(xiàn)場可編程ROM(PROM)3)可擦除可編程ROM3.兩種典型產(chǎn)品舉例1)UVEPROM(1)UVEPROM基本存儲電路及其工作原理(2)UVEPROM典型產(chǎn)品舉例Intel2716UVEPROM存儲器是N溝道FAMOS器件，有24個引腳，存儲容量為2K×8位，也即16K位。微型機中常用的UVEPROM產(chǎn)品如表4.5所示。圖4.142716芯片的結(jié)構(gòu)框圖圖4.152716芯片引腳排列及引腳信號作用2)E2PROM(1)E2PROM的基本存儲單元及其工作原理

(2)E2PROM典型產(chǎn)品舉例Intel公司2K×8位的E2PROM有2816、2816A、2817、2817A，其中2816和2817改寫電壓為21V，而2816A和2817A的芯片中有高壓轉(zhuǎn)換器，改寫電壓只需要＋5V，從而大大方便了用戶。圖4.172817A芯片引腳排列圖4.1.4閃速存儲器(FlashMemory)E2PROM能夠在線編程，可以自動寫入，在使用方便性及寫入速度兩個方面都較EPROM進了一步。但是，其編程時間相對RAM而言還是較長，特別對大容量的芯片更顯得突出。人們希望有一種寫入速度類似于RAM，掉電后內(nèi)容又不丟失的存儲器。一種稱為閃速存儲器（FlashMemory，以下簡稱閃存)的新型EPROM由此被研制出來。閃速存儲器首先由Intel公司開發(fā)，它采用非揮發(fā)性存儲技術(shù)，能夠在線擦除和重寫，掉電后信息可以保持10年。閃存的編程方法與E2PROM相同。擦除時，將柵極接地，源極接正電壓，使浮置柵中的電子泄漏，達到擦除的目的。由于所有的源極是接在一起的，所以閃存不能按字節(jié)擦除。閃存既具有ROM非易失性的優(yōu)點，又有很高的存取速度，既可讀又可寫，具有集成度高、價格低、耗電少等優(yōu)點，因此得到廣泛的使用。由于閃存所具有的獨特優(yōu)點，PentiumII以后的主板都采用了這種存儲器存放BIOS程序。閃存的可擦可寫特性，使BIOS程序可以及時升級。閃存芯片引腳功能與同容量的EPROM引腳功能完全兼容。典型的閃存芯片有29C256(32K×8位=256K位)、29C512(64K×8位＝512K位)、29C010(128K×8位=1M位)、29C020(256K×8位＝2M位)、29C040(512K×8位=4M位)、29C080(1024K×8位＝8M位)等。1.28F040的引腳圖4.1828F040芯片引腳排列圖2.工作過程

28F040與普通E2PROM芯片一樣也有三種工作方式，即數(shù)據(jù)讀出、編程寫入和擦除。

1)數(shù)據(jù)讀出操作數(shù)據(jù)讀出操作包括讀出芯片中某個單元的內(nèi)容、讀出內(nèi)部狀態(tài)寄存器的內(nèi)容以及讀出芯片內(nèi)部的廠家及器件標(biāo)記三種情況。初始加電以后或在寫入命令00H(或FFH)之后，芯片就處于讀存儲單元的狀態(tài)。這時就和讀SRAM或EPROM芯片一樣，很容易讀出指定的地址單元中的數(shù)據(jù)。2)編程編程寫入包括，對芯片單元的寫入和對其內(nèi)部每個32KB塊的軟件保護。軟件保護是用命令使芯片的某一塊或某些塊或整片規(guī)定為寫保護，這樣可以使被保護的塊不被寫入新的內(nèi)容或擦除。例如，向狀態(tài)寄存器寫入命令0FH，再送上要保護塊的地址，就可置規(guī)定的塊為寫保護。若寫入命令FFH，就置全片為寫保護狀態(tài)。

28F040對芯片的編程寫入采用字節(jié)編程方式，寫入過程如圖4.19所示。首先向28F040狀態(tài)寄存器寫入命令10H，再在指定的地址單元寫入相應(yīng)數(shù)據(jù)。接著查詢狀態(tài)，判斷這個字節(jié)是否寫好，若寫好則重復(fù)上面過程，直到全部字節(jié)寫入。3)擦除方式28F040既可以每次擦除一個字節(jié)，也可以一次擦除整個芯片，或根據(jù)需要只擦除片內(nèi)某些塊，并可在擦除過程中使擦除掛起(暫停擦除)和恢復(fù)擦除。對字節(jié)的擦除包含在字節(jié)編程過程中，寫入數(shù)據(jù)的同時就等于擦除了原單元的內(nèi)容。整片擦除的過程如圖4.20(a)所示。圖4.1928F040的字節(jié)寫入過程圖4.2028F040的擦除流程3.閃存的應(yīng)用目前閃存主要用來構(gòu)成移動存儲器代替軟磁盤，如移動閃存盤(也稱U盤)。同時，閃存技術(shù)已大量用于便攜式計算機、數(shù)碼相機、MP3播放器等設(shè)備中，如MMC卡、CF卡和SD卡等。閃存芯片也被用作內(nèi)存，用于內(nèi)容不經(jīng)常改變且對寫入時間要求不高的場合，如微型機的BIOS，IC卡的數(shù)據(jù)記錄單元等。4.2半導(dǎo)體存儲器接口的基本技術(shù)對于微型機用戶來說，往往遇到用某種存儲器芯片構(gòu)成一個存儲系統(tǒng)，或是擴充存儲器容量的問題。也就是說，要通過總線把RAM、ROM芯片同CPU連接起來，并使其能夠正常工作。微處理器和存儲器交換信息時，總是先輸出地址，接著送出讀/寫命令，然后才能通過數(shù)據(jù)總線進行信息交換。所以CPU與存儲器之間連接，必須考慮到信號連接、時序配合、驅(qū)動能力等問題。4.2.18088/8086系統(tǒng)中的內(nèi)存儲器接口下面重點討論SRAM以及ROM芯片與CPU的連線，并假設(shè)負載能力及時序配合問題都已滿足要求。1.SRAM以及ROM芯片與8088CPU總線的連接8088CPU外部數(shù)據(jù)總線為8位，和N×8位存儲器芯片(或芯片組)相連時，數(shù)據(jù)總線一一對應(yīng)相連即可?！纠?.1】設(shè)有UVEPROM單片容量為8K×8位，SRAM單片容量也為8K×8位，試將它們與8088CPU相連，形成16KBROM容量和16KBRAM容量的存儲器。圖4.21UVEPROM、SRAM與8088CPU的連接4個芯片的地址域如下。RAM1：00000H～01FFFHRAM2：02000H～03FFFHROM1：04000H～05FFFHROM2：06000H～07FFFH

【例4.2】試將2817AE2PROM及6116SRAM芯片與8088CPU相連，組成8KB的ROM及8KB的RAM存儲器。圖4.222817A、6116與8088CPU的連接圖4.22中，假定2817A起址為00000H，芯片地址連續(xù)排列；6116地址跟隨最后一片2817A的末地址。根據(jù)圖4.22的連線，請讀者寫出每個存儲器芯片的地址域，并連接74LS138的輸入引腳到地址總線，參考圖4.21，連接其他總線。2.SRAM以及ROM芯片與8086CPU總線的連線圖4.238086的存儲器結(jié)構(gòu)【例4.3】設(shè)有8K×8位SRAM芯片，欲組成8086CPU的32KB存儲空間，要求地址域為F8000H～FBFFFH(16KB)和FC000H～FFFFFH(16KB)，試畫出SRAM與CPU的連線。圖4.24SRAM與8086CPU的連接4.2.2動態(tài)存儲器的連接在動態(tài)RAM中，信息是以電荷的形式存儲在存儲單元的電容上的。由于泄漏電流的存在，使電容上的電荷不斷漏掉，特別是當(dāng)溫度升高時，漏電更加嚴重。一般存儲電容保存信息的時間只有2ms左右，故必須在2ms時間內(nèi)將全部基本存儲電路刷新一遍。刷新過程與讀/寫過程類似，刷新周期往往與讀/寫周期相等。但刷新時存儲器不與外部數(shù)據(jù)總線相聯(lián)系。刷新是按行進行的，一個刷新周期內(nèi)對一行的所有基本存儲電路刷新一遍。圖4.25所示是一個動態(tài)RAM芯片組連接的例子。例中用4K×1位動態(tài)RAM芯片組成一個8K×8位的存儲器，共需16個4K×1位RAM芯片，其中每8片構(gòu)成一個4K×8位芯片組。圖4.25動態(tài)RAM的連接根據(jù)系統(tǒng)中所使用CPU及動態(tài)存儲器的型號不同，刷新方式也不同，通常有以下3種：(1)定時集中刷新方式。這種刷新方式是在信息保存允許的時間范圍(如2ms)內(nèi)，集中一段時間(如8μs～20μs)對所有基本存儲電路一行行地順序進行刷新，刷新結(jié)束后再開始工作周期。(2)非同步刷新方式。采用這種刷新方式時，刷新操作與CPU的操作無關(guān)，每隔一定時間進行一次刷新操作。另外，必須有讀/寫周期與刷新周期的選擇電路，但是當(dāng)兩者出現(xiàn)沖突時，會因此而增加讀/寫周期的時間。(3)同步刷新方式。這種刷新方式是在每一個指令周期中利用CPU不進行讀/寫操作的時間進行刷新操作，因而減少了特別增設(shè)的刷新操作時間，有利于高速化，而且線路也不復(fù)雜，采用較多。IBM－PC機的刷新操作，由定時器/計數(shù)器1號通道(約15.6μs)向0號DMA通道請求一次動態(tài)存儲器的DMA讀操作，來實現(xiàn)周期性的同步刷新。4.3微型計算機存儲器系統(tǒng)組成目前，微型計算機的存儲器系統(tǒng)已經(jīng)發(fā)展成多級結(jié)構(gòu)，如圖4.26所示，各種類型存儲芯片及存儲介質(zhì)都可以應(yīng)用在微型機系統(tǒng)中。圖4.26存儲器多級結(jié)構(gòu)一般情況下SRAM的速度高于DRAM，但是由于SRAM電路復(fù)雜，相對集成度不如DRAM高，且價格較高，因此全部使用SRAM作為主存儲器，勢必降低系統(tǒng)的性能價格比。另一方面，CPU直接在一個大容量的主存儲器中運行程序、處理數(shù)據(jù)時也會因為長地址譯碼和大功率驅(qū)動而影響使用效率。因此，近年來人們把大中型計算機中的Cache技術(shù)引入微型計算機。也就是說，主存由大容量的DRAM芯片構(gòu)成，在主存與CPU之間使用一個由SRAM構(gòu)成的容量較小的高速緩沖存儲器，于是形成了如圖4.26所示的多級存儲器結(jié)構(gòu)。外存儲器也就是輔助存儲器，它相當(dāng)于一個大倉庫，用來存放暫不處理或需長期保存的程序和數(shù)據(jù)。對于具有虛擬存儲器管理功能的微處理器，由外存提供虛擬存儲器空間。在內(nèi)存中，高地址部分常使用ROM型存儲器，其中放置諸如系統(tǒng)自檢、BIOS程序等，不允許用戶改動、一旦開機后能夠自動執(zhí)行。近年來對這部分程序的升級，可以通過網(wǎng)絡(luò)下載進行，因此，新型號的機器也有使用E2PROM類型儲器的。主存絕大部分使用DRAM芯片，以適應(yīng)用戶隨機讀寫。另外，利用MOS靜態(tài)存儲器的極低功耗特點，發(fā)展CMOS存儲器，在系統(tǒng)中存放系統(tǒng)硬、軟件配置參數(shù)及用戶口令、操作員口令等系統(tǒng)信息。使系統(tǒng)配置及更改特別靈活。由可充電電池為CMOS供電，能保證在三個月不開機的情況下，CMOS中配置信息不丟失。4.3.132位存儲器的組成由于32位微處理器要保持與8086等微處理器兼容，這就要求在進行存儲器系統(tǒng)設(shè)計時必須滿足對單字節(jié)、雙字節(jié)和4字節(jié)等不同長度的數(shù)據(jù)的訪問。以80486為例討論如下：一般設(shè)計時，單字節(jié)數(shù)據(jù)的地址可以是任意地址(即奇地址或偶地址)；雙字節(jié)數(shù)據(jù)(16位)，常以偶地址作為低8位數(shù)據(jù)地址，也就是該16位數(shù)據(jù)的地址；4字節(jié)數(shù)據(jù)，常以最低2位為0的地址作為低8位數(shù)據(jù)地址，也就是該32位數(shù)據(jù)的地址。見表4.12。圖4.2732位存儲器系統(tǒng)組成4.3.264位存儲器的組成Pentium、PentiumPro和PentiumⅡ微處理器(除Pentium的P24T版本外)具有64位數(shù)據(jù)總線，需要8個譯碼信號(每個存儲體1個)或8個獨立的寫信號。在大多數(shù)系統(tǒng)中，當(dāng)微處理器與存儲器接口時使用獨立的寫信號。圖4.28描述了Pentium的存儲器組織及其8個存儲體。注意，它與80486幾乎是相同的，只是其包含8個存儲體而不是4個。圖4.28Pentium～PentiumⅡ微處理器的存儲器組織

4.3.3不同字節(jié)數(shù)據(jù)的訪問控制以32位機為例的數(shù)據(jù)訪問控制，在圖4.27所示電路中，每一個存儲體的8位數(shù)據(jù)線并行連接到外部數(shù)據(jù)總線D31~D0的某連續(xù)8條上，可方便地實現(xiàn)32位數(shù)據(jù)的讀寫操作，但是對8位存儲體或者16位存儲體讀/寫時，或者對8位/l6位I/O端口讀寫時，上述連接方式難以實現(xiàn)連續(xù)地址的讀/寫操作。因為內(nèi)部是32位數(shù)據(jù)總線，而外部是8位或l6位數(shù)據(jù)總線。圖4.308位數(shù)據(jù)轉(zhuǎn)換電路4.4Cache與主存儲器高速緩沖存儲器(CacheMemory)，簡稱高速緩存或Cache，是介于主存儲器與CPU之間的一種快速小容量存儲器。其作用是提高CPU對主存儲器的訪問速度和微處理器的工作效率。高速緩沖存儲器可以與CPU集成在一個芯片內(nèi)(稱為內(nèi)部Cache或一級Cache，簡稱L1Cache，存儲容量通常為幾十KB)；也可以采用CPU之外的快速SRAM組成(稱為外部Cache或二級Cache，簡稱L2Cache，通常存儲容量為幾百KB)。眾所周知，SRAM的存取速度快，但因集成度低、體積大、價格高，因而主存容量高達幾十兆字節(jié)的微型機系統(tǒng)中若全采用SRAM來實現(xiàn)，將帶來高昂的代價。DRAM的集成度高、體積小、價格低，因而具有大容量主存的微型機系統(tǒng)中多采用DRAM。然而，DRAM微型機的存取速度慢，跟不上CPU總線的定時要求，為此微型機系統(tǒng)中大多采用Cache技術(shù)，使用少量高速SRAM作為高速緩沖存儲器，用來存放當(dāng)前最頻繁使用的程序塊和數(shù)據(jù)。高速緩存和主存在硬件邏輯控制下，作為存儲器整體面向CPU，及時地以接近CPU的速度向它提供程序和數(shù)據(jù)。只有當(dāng)前訪問的程序和數(shù)據(jù)不在Cache中時，CPU才訪問主存。這樣，CPU實際上是通過兩條路徑訪問主存，如圖4.31所示。如果某微型機系統(tǒng)中既有一級Cache，又有二級Cache，CPU將首先訪問內(nèi)部高速緩存，若內(nèi)部高速緩存未命中，再訪問外部高速緩存，只有當(dāng)外部高速緩存未命中，才訪問主存。顯然采用兩級高速緩存時，高速緩存未命中的概率非常低。圖4.31高速緩沖存儲器與主存、CPU的關(guān)系采用高速緩存技術(shù)的關(guān)鍵問題是，如何使高速緩存內(nèi)的指令和數(shù)據(jù)恰好總是當(dāng)時CPU所需要的。根據(jù)大量典型程序的試驗結(jié)果表明，CPU當(dāng)前要執(zhí)行的程序和存取的數(shù)據(jù)一般都局限在一個較小的范圍，這是因為人們在編寫程序時，通常較多地設(shè)計成局部循環(huán)或嵌套循環(huán)，使CPU執(zhí)行程序時要訪問的存儲單元相對較為集中。這樣，就可將小塊的程序段副本預(yù)先送入高速緩存中，供CPU快速調(diào)用和執(zhí)行。為達到提高CPU工作效率的目的，高速緩存的存取速度應(yīng)該至少是主存的幾倍；它的存儲容量應(yīng)選擇恰當(dāng)，不能太大，也不能太小。從Cache中查找到CPU所需的信息稱為命中。命中率(CPU從Cache中取到有效信息的次數(shù)與CPU訪問Cache的總次數(shù)的比率)的高低取決于Cache容量的大小、所運行的程序、Cache的控制算法及Cache的組織結(jié)構(gòu)。因此，高速緩存容量的選取根據(jù)“命中率”來分析，“命中率”需經(jīng)過大量試驗才能確定。4.4.1Cache工作原理Cache存儲器位于主存和CPU之間，容量較小，由靜態(tài)RAM構(gòu)成。微型機采用Cache控制器來協(xié)調(diào)CPU和主存之間的數(shù)據(jù)傳輸，CPU不僅與Cache相連，與主存也保持通路，如圖4.32所示。圖4.32Cache存儲系統(tǒng)基本結(jié)構(gòu)4.4.2Cache組織結(jié)構(gòu)1.Cache的組成2.Cache的結(jié)構(gòu)Cache的結(jié)構(gòu)的特點體現(xiàn)在兩個方面：讀結(jié)構(gòu)和寫策略。讀結(jié)構(gòu)包括旁視(LOOKAside)高速緩存和通視(LOOKThrough)高速緩存兩種。寫策略包含寫通(Write-Through)策略和回寫(Write-Back)策略兩種方式。通常在讀結(jié)構(gòu)中也包含寫策略。1)旁視高速緩存Cache旁視Cache結(jié)構(gòu)示意圖如圖4.34所示。其特點是Cache與主存并接到系統(tǒng)接口上，二者能同時監(jiān)視CPU的一個總線周期，故稱Cache具有旁視特性。當(dāng)微處理器啟動一個讀周期，Cache便將CPU發(fā)出的尋址信息與其內(nèi)部每個數(shù)據(jù)行的地址進行比較，如果CPU發(fā)出的尋址信息包含在Cache中，數(shù)據(jù)信息便從Cache中讀出。否則，主存將響應(yīng)CPU發(fā)出的讀周期，讀出所尋址數(shù)據(jù)行的數(shù)據(jù)信息，經(jīng)系統(tǒng)數(shù)據(jù)總線送CPU。與此同時Cache將捆綁此來自主存的數(shù)據(jù)行，以便微處理器下次尋址該數(shù)據(jù)行時Cache能命中。圖4.34旁視高速緩存Cache結(jié)構(gòu)由于旁視Cache和主存能同時監(jiān)視微處理器的讀總線周期，Cache能及時進行捆綁操作。然而，若其他的總線控制設(shè)備正在訪問主存儲器，旁視Cache不能被微處理器訪問。2)通視高速緩存Cache通視Cache的結(jié)構(gòu)示意圖如圖4.35所示。其特點是主存儲器接到系統(tǒng)接口上，Cache部件位于微處理器和主存儲器之間，微處理器發(fā)出的讀總線周期在到達主存儲器之前必先經(jīng)過Cache監(jiān)視，故稱Cache具有通視特性。當(dāng)微處理器啟動一次讀總線周期時，若Cache命中，便不需要訪問主存，否則，Cache會將該讀總線周期經(jīng)系統(tǒng)接口傳至主存，由主存來響應(yīng)微處理器的讀請求。同時，Cache也將捆綁從主存讀出的數(shù)據(jù)行，以便微處理器下次訪問該數(shù)據(jù)行時，Cache能命中。圖4.35通視高速緩存Cache結(jié)構(gòu)當(dāng)系統(tǒng)總線的主控設(shè)備訪問主存時，微處理器依然能訪問通視Cache，只有當(dāng)Cache未命中時，才需要等待。這時主存必須在Cache檢查完未命中后，才能響應(yīng)CPU的讀周期。因此通視Cache的工作效率較旁視Cache高，但其電路結(jié)構(gòu)要復(fù)雜些。3)寫策略寫通策略是指每當(dāng)微處理器對Cache某一位置更新數(shù)據(jù)時，Cache控制器隨即將這一更新數(shù)據(jù)寫入主存的相應(yīng)位置上，使主存隨時都擁有Cache的最新內(nèi)容?；貙懖呗缘膬?yōu)點是：Cache某一位置內(nèi)容更新后，向主存的回寫操作并不是每次都要占用單獨的總線周期，因而系統(tǒng)的工作效率