EDA課程設(shè)計數(shù)字秒表的設(shè)計

經(jīng)典word整理文檔，僅參考，雙擊此處可刪除頁眉頁腳。本資料屬于網(wǎng)絡(luò)整理，如有侵權(quán)，請聯(lián)系刪除，謝謝！《》題目：數(shù)字秒表的設(shè)計院專業(yè)班級：學(xué)生姓名：學(xué)號：指導(dǎo)教師：2013年6月24日至2013年7月3日課程設(shè)計任務(wù)書數(shù)字秒表的設(shè)計一、設(shè)計（調(diào)查報告/論文）題目四、要求的設(shè)計（調(diào)查/論文）成果第天六、主要參考資料2320年月日目錄目錄.........................................................................1摘要.........................................................................23.3.11000Hz3.3.2100Hz3.3.33.3.43.3.53.3.63.3.7附錄........................................................................181摘要隨著人們生活水平的日益提高，社會體系的日益完善，人們對于各種應(yīng)用器件的要求也越來越高。秒表作為日常生活中，特別是體育運(yùn)動中應(yīng)用的特別廣泛，所以精確利用VHDL在FPGA或CPLD上實(shí)現(xiàn)1/100VHDL與可編程邏輯器件靈活、高效、集成度高的特點(diǎn)。利用VHDL語言設(shè)計基于計算機(jī)電路中時鐘脈沖原理的數(shù)字秒表。該秒表能對0秒~59分59.59秒范圍進(jìn)行計時，顯示最長時間是59分59秒。計時精度達(dá)到10ms。設(shè)計了復(fù)位開關(guān)和啟停開關(guān)。復(fù)位開關(guān)可以在任何情況下使用，使用以后計時器清零，并做好下一次計時的準(zhǔn)備。關(guān)鍵詞：EDA技術(shù)VHDL語言計時器數(shù)碼管21.設(shè)計目的本次設(shè)計的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，進(jìn)一步了解EDA技術(shù)，同時也對計算機(jī)系統(tǒng)中時鐘控制系統(tǒng)進(jìn)行了解，掌握狀態(tài)機(jī)工作原理，同時了解計算機(jī)時鐘脈沖是怎么產(chǎn)生和工作的，以及怎樣變頻的。在掌握所學(xué)課程理論知識時。通過對數(shù)字秒表的設(shè)計，進(jìn)行理論與實(shí)際的結(jié)合，提高與計算機(jī)有關(guān)設(shè)計能力，提高分析、解決計算機(jī)技術(shù)實(shí)際問題的能力。通過課程設(shè)計深入理解計算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，達(dá)到課程設(shè)計的目標(biāo)。并讓我們從中認(rèn)識到自己的不足，以便以后加以改正，彌補(bǔ)自己的不足，以達(dá)到實(shí)驗(yàn)效果。1.計時精度應(yīng)大于1/100S，計時器能顯示1/100S的時間，誤差小于0.5秒。2.計時器的最大計時時間為1小時，為此需要6位的顯示器，顯示的最長時間為59分59.99秒。3.設(shè)置有復(fù)位和起/停開關(guān)，復(fù)位開關(guān)用來使計數(shù)器清零，做好計時準(zhǔn)備。起停開關(guān)的使用方法與傳統(tǒng)的機(jī)械式計數(shù)器相同，即按一下，啟動計時器開始計時，再按一下計時終止。3.1設(shè)計規(guī)劃圖如圖1所示，它主要由控制模塊、時基分頻模塊，計時模塊和顯示模塊四部分組成。各模塊分別完成計時過程的控制功能、計時功能與顯示功能。圖1系統(tǒng)組成框圖3打開File下的New命令，新建源程序，新建文件類型的選擇界面如圖2所示。再執(zhí)行File下的NewProject3所示，打開新建工程向?qū)?，根?jù)提示進(jìn)行有關(guān)設(shè)置或選擇，創(chuàng)建一個新的工程，并要求工程名與頂層文件名一致。對于已經(jīng)建立的文件或工程，需要使用時打開即可。圖3新建工程向?qū)Р僮?3.3建立各個功能模塊程序并進(jìn)行仿真調(diào)試3.3.150MHz分頻為1000Hz分頻器的源程序libraryieee;useieee.std_logic_1164.all;entityclkgen1isport(clk:instd_logic;newclk:outstd_logic);endentityclkgen1;architectureartofclkgen1issignalcnt:integerrange0to10#49999#;beginprocess(clk)isbeginifclk'eventandclk='1'thenifcnt=10#49999#thencnt<=0;elsecnt<=cnt+1;endif;endif;endprocess;process(cnt)isbeginifcnt=10#49999#thennewclk<='1';elsenewclk<='0';endif;endprocess;endarchitectureart;3.3.250MHz分頻為100Hz分頻器的源程序libraryieee;useieee.std_logic_1164.all;entityclkgenisport(clk:instd_logic;newclk:outstd_logic);endentityclkgen;5architectureartofclkgenissignalcnt:integerrange0to10#499999#;beginprocess(clk)isbeginifclk'eventandclk='1'thenifcnt=10#499999#thencnt<=0;elsecnt<=cnt+1;endif;endif;endprocess;process(cnt)isbeginifcnt=10#499999#thennewclk<='1';elsenewclk<='0';endif;endprocess;endarchitectureart;3.3.3改變分頻系數(shù)次才發(fā)生一次變化，在我們設(shè)定的時間間隔內(nèi)，根本看不到輸出的變化，也無法判斷該程序的真確與否，故我其仿真程序如下：libraryieee;useieee.std_logic_1164.all;entityclkgenisport(clk:instd_logic;newclk:outstd_logic);endentityclkgen;architectureartofclkgenis--signalcnt:integerrange0to10#499999#;signalcnt:integerrange0to10#29#;beginprocess(clk)isbegin6endprocess;process(cnt)isendprocess;endarchitectureart;仿真結(jié)果如下圖4所示：圖4CLKGEN的時序仿真結(jié)果port(clk:instd_logic;clr:instd_logic;cq:outstd_logic_vector(3downto0);co:outstd_logic);7ifcqi="1001"thencqi<="0000";elsecqi<=cqi+'1';endif;endif;endprocess;process(cqi)isifcqi="0000"thenco<='1';elseco<='0';endif;endprocess;endarchitectureart;3.3.5六進(jìn)制計數(shù)器的源程序8port(clk:instd_logic;clr:instd_logic;ifcqi="0101"thencqi<="0000";elsecqi<=cqi+'1';endif;endif;endprocess;process(cqi)isifcqi="0000"thenco<='1';elseco<='0';endif;endprocess;9process(clk)isendprocess;endarchitectureart;3.3.6數(shù)字秒表的源程序libraryieee;port(clr:instd_logic;clk:instd_logic;ena:instd_logic;dout:outstd_logic_vector(23downto0));endentitytimes;architectureartoftimesiscomponentclkgenisport(clk:instd_logic;newclk:outstd_logic);endcomponentclkgen;componentcnt10isport(clk,clr,ena:instd_logic;cq:outstd_logic_vector(3downto0);co:outstd_logic);endcomponentcnt10;componentcnt6isport(clk,clr,ena:instd_logic;cq:outstd_logic_vector(3downto0);co:outstd_logic);endcomponentcnt6;signals0:std_logic;signals1,s2,s3,s4,s5:std_logic;beginu0:clkgenportmap(clk=>clk,newclk=>s0);u1:cnt10portmap(s0,clr,ena,dout(3downto0),s1);u2:cnt10portmap(s1,clr,ena,dout(7downto4),s2);u3:cnt10portmap(s2,clr,ena,dout(11downto8),s3);u4:cnt6portmap(s3,clr,ena,dout(15downto12),s4);u5:cnt10portmap(s4,clr,ena,dout(19downto16),s5);u6:cnt6portmap(s5,clr,ena,dout(23downto20));endarchitectureart;所示：architecturebehvofledisbeginwhen"0000"=>dout<="0111111";when"0001"=>dout<="0000110";when"0010"=>dout<="1011011";when"0011"=>dout<="1001111";when"0100"=>dout<="1100110";when"0101"=>dout<="1101101";when"0110"=>dout<="1111101";when"0111"=>dout<="0000111";when"1000"=>dout<="1111111";when"1001"=>dout<="1101111";when"1010"=>dout<="1110111";when"1011"=>dout<="1111100";when"1100"=>dout<="0111001";when"1101"=>dout<="1011110";when"1110"=>dout<="1111001";when"1111"=>dout<="1110001";whenothers=>dout<="0000000";endcase;邏輯總圖如下圖9：圖9邏輯總圖Display邏輯圖如下圖11：在本次設(shè)計過程中，我查閱了大量的書籍，不但鞏固和加深了所學(xué)的專業(yè)基礎(chǔ)課知識，還將所學(xué)的知識融會貫通，并且將課本與實(shí)際相結(jié)合，真正實(shí)現(xiàn)了學(xué)有所用。通過這次課程設(shè)計之后，一定把以前所學(xué)過的知識重新溫故。我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正提高自己的實(shí)際動手能力和獨(dú)立思考的能力。在課程設(shè)計過程中遇到各種問題是常有的，但我們應(yīng)該將每次遇到的問題記錄下來，并分析清楚，以免下次再碰到同樣的問題的。課程設(shè)計結(jié)束了，但是從中學(xué)到的知識會讓我受益終身。發(fā)現(xiàn)、提出、分析、解決問題和實(shí)踐能力的提高都會受益于我在以后的學(xué)習(xí)、工作和生活中。設(shè)計過程，好比是我們?nèi)祟惓砷L的歷程，常有一些不如意，但畢竟這是第一次做，難免會遇到各種各樣的問題。在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固。我們通過查閱大量有關(guān)資料，并在小組中互相討論，交流經(jīng)驗(yàn)和自學(xué)，若遇到實(shí)在搞不明白的問題就會及時請教老師，使自己學(xué)到了不少知識，也經(jīng)歷了不少艱辛，但收獲同樣巨大。通過這次課程設(shè)計我也發(fā)現(xiàn)了自身存在的不足之處，雖然感覺理論上已經(jīng)掌握，但在運(yùn)用到實(shí)踐的過程中仍有意想不到的困惑，經(jīng)過一番努力才得以解決。這也激發(fā)了我今后努力學(xué)習(xí)的興趣，我想這將對我以后的學(xué)習(xí)產(chǎn)生積極的影響。通過這次設(shè)計，我懂得了學(xué)習(xí)的重要性，了解到理論知識與實(shí)踐相結(jié)合的重要意義，學(xué)會了堅持、耐心和努力，這將為自己今后的學(xué)習(xí)和工作做出了最好的榜樣。一定的聯(lián)系。在編程時，我充分使用了結(jié)構(gòu)化的思想，這樣程序檢查起來也比較方便，調(diào)試時也給了我很大方便，只要一個模塊一個模塊的進(jìn)行調(diào)就可以了，充分體現(xiàn)了結(jié)構(gòu)化編程的優(yōu)勢。在設(shè)計中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)在應(yīng)用VHDL的過程中讓我真正領(lǐng)會到了其并行運(yùn)行與其他軟件順序執(zhí)行的差