基于FPGA的智能作息時間系統(tǒng)設計

嵌入式原理與應用期末課程設計PAGEPAGE3《智能作息時間系統(tǒng)》論文課題：智能作息時間系統(tǒng)班級：10集成姓名：….學號：…指導老師：……………摘要智能作息時間系統(tǒng)為學校上下課時間的準確控制提供了很大的便利，同時在工廠、辦公室等場合也起到了提醒人們時間的作用，因此該系統(tǒng)的設計有一定的實用意義。本設計采用基于現(xiàn)場可編程門陣列（FPGA）的方法，底層模塊采用硬件描述語言（HDL）設計，不僅能對時、分、秒正常計時和顯示，而且還可對起床鈴、熄燈鈴時間的設定，上下課時間響鈴，整點響鈴等，報警時間可在1至9秒自由設定。系統(tǒng)主芯片采用美國Altera公司的EP2C35F672C6器件。該系統(tǒng)主要由計時模塊、控制模塊、響鈴模塊、定時模塊、LCD顯示模塊等模塊組成，由按鍵進行時鐘的復位、校時、整點響鈴啟停等。通過仿真驗證及實際測試，該系統(tǒng)能夠正常計時、定時報警、報警時長設定等功能，可為日常作息提供準確、便捷的提醒。系統(tǒng)運行穩(wěn)定，設計方法可行。關鍵詞：智能作息時間系統(tǒng)現(xiàn)場可編程門陣列硬件描述語言索要整個工程添加QQ:276162016第一章緒論1.1選題目的當今社會，電子技術的應用無處不在，電子技術正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。數(shù)字化的時鐘給人們帶來了極大的方便。近些年，隨著科技的發(fā)展和社會的進步，人們對時鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質的變化，學校智能作息時間系統(tǒng)就是以時鐘為基礎的，在平時校園生活中是必不可少的工具。智能作息時間系統(tǒng)的數(shù)字化給人們生產生活帶來了極大的方便，而且大大地擴展了時鐘原先的報時功能。諸如定時自動報警、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些，都是以時鐘數(shù)字化為基礎的。如今電子產品正向功能多元化，體積最小化，功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產品在設計上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷?，使產品的性能提高，體積縮小，功耗降低，同時廣泛運用現(xiàn)代計算機技術，提高產品的自動化程度和競爭力，縮短研發(fā)周期。因此，基于FPGA研究時鐘及擴展應用，有著非?，F(xiàn)實的意義。1.2QuartusⅡ設計步驟QuartusII是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設計輸入形式。內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程[4]。其設計流程包括設計輸入、編譯、仿真與定時分析、編程與驗證。設計輸入包括原理圖輸入、HDL文本輸入、EDIF網表輸入、波形輸入等幾種方式。編譯時要根據設計要求設定編譯方式和編譯策略，然后根據設定的參數(shù)和策略對設計項目進行網表提取、邏輯綜合、器件適配，供分析、仿真和編程使用。設計完成后需要進行仿真，可以測試設計的邏輯功能和延時特性。最后可以用得到的編程文件通過編程電纜配置PLD，進行在線測試。在設計過程中，如果出現(xiàn)錯誤，則需重新回到設計輸入階段，改正錯誤或調整電路后重新測試。1.3VHDL特點硬件描述語言HDL（HardwareDescriptionLanguage）誕生于1962年。與SDL（SoftwareDescriptionLanguage）相似，經歷了從機器碼（晶體管和焊接）、匯編（網表）、到高級語言（HDL）的過程[5]。HDL是用形式化的方法描述數(shù)字電路和設計數(shù)字邏輯系統(tǒng)的語言。主要用于描述離散電子系統(tǒng)的結構和行為。HDL和原理圖是兩種最常用的數(shù)字硬件電路描述方法，HDL設計法具有更好的可移植性、通用性和模塊劃分與重用性的特點，在目前的工程設計開發(fā)流程是基于HDL的[6]。在目前的工程設計中被廣泛使用。所以，我們在使用FPGA設計數(shù)字電路時，其開發(fā)流程是基于HDL的。VHDL描述數(shù)字電路系統(tǒng)設計的行為、功能、輸入和輸出。它在語法上與現(xiàn)代編程語言相似，比如C語言。應用VHDL進行系統(tǒng)設計，有以下幾方面的特點:功能強大、可移植性、獨立性、可操作性、靈活性。第二章系統(tǒng)方案設計2.1設計方案采用基于FPGA的EDA計數(shù)設計。智能作息時間系統(tǒng)結構組成中的數(shù)字部分可全部在FPGA內部完成，底層模塊可以采用HDL語言或者軟件中的庫元件。這種設計方法可使得系統(tǒng)的集成度提高，抗干擾能力也相應提高。控制器底層模塊采用硬件描述語言設計，頂層模塊設計方法采用原理圖方式；打鈴器具有計時功能，能對時、分、秒正常計時和顯示；又具有定時打鈴功能，當設定的打鈴時間與學校上下課時間點相同時打鈴；并且計時時間、定時時間、打鈴時長（1S~9S內）自由設置和調整，其數(shù)據信息通過LCD顯示。振蕩器產生穩(wěn)定的50MHZ高頻脈沖信號，作為數(shù)字鐘的時間基準，然后經過分頻器輸出標準秒脈沖。秒計數(shù)個位器滿10后向十位進位，秒計數(shù)器十位滿6后向分計數(shù)器個位進位，分計數(shù)器個位器滿10后向十位進位，分計數(shù)器十位滿6后向小時計數(shù)器滿12后向am_pm進位，計滿后各計數(shù)器清零，重新計數(shù)。計數(shù)器的輸出送LCD1602顯示。在控制信號中除了一般的校時信號外，還有時鐘清零信號。時基電路可以由石英晶體振蕩電路構成，晶振頻率為50MHz，經過分頻可得到秒脈沖信號。總體設計框圖如下圖總體設計框圖2.2分頻模塊設計晶體振蕩器是構成數(shù)字時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準確程度，它保證了時鐘的走時準確及穩(wěn)定。石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且振蕩信號的頻率與振蕩電路中的R、C元件的數(shù)值無關。因此，這種振蕩電路輸出的是準確度極高的信號。本設計FPGA外部使用的是50MHz晶振，在其內部再根據需要進行分頻。如下圖所示為分頻模塊連接圖。分頻模塊分別產生1kHZ、10HZ、1HZ脈沖信號。其中1KHZ作為lcd1602讀寫時鐘信號，10HZ為lcd1602刷新頻率，1HZ作為時鐘基準時鐘信號。2.3時鐘模塊設計時鐘模塊是智能作息時間系統(tǒng)最基本的模塊，主要實現(xiàn)基本計時、調時、調分功能，包括秒計數(shù)模塊、分計數(shù)模塊、時計數(shù)模塊，上下午計時模塊。2.3.1秒計數(shù)模塊下圖為秒計數(shù)模塊符號圖和功能仿真圖。輸入端口reset是秒計數(shù)模塊的清零信號，en是整個數(shù)字中的使能信號，高電平有效；clk脈沖輸入端口，外接分頻模塊頻率為1Hz的時鐘信號；second_L輸出端口是秒時鐘的低位，second_H輸出端口是秒時鐘的高位，；cout端口是進位輸出端口，當秒計數(shù)高位到5時向分鐘進位，輸出高電平，其它時候輸出低電平。秒計數(shù)模塊符號圖秒計數(shù)模塊波形仿真圖2.3.2分計數(shù)模塊下圖所示為分計數(shù)模塊符號圖。輸入端口reset是分計數(shù)模塊的復位信號，en是整個數(shù)字中的使能信號，高電平有效；clk是脈沖輸入端口；sel是片選信號，load是預置數(shù)使能信號，minite_out_L[3..0]是分計時的低位，minite_out_H[2..0]是分計時的高位；cout端口是進位輸出端口，接時計數(shù)的clk作為時鐘輸入，當分高位計數(shù)到5時輸出高電平，其它時候輸出低電平。分計數(shù)模塊符號圖下圖所示為分計數(shù)模塊波形仿真圖。給clk一定時鐘信號之后，reset高電平復位，每次達到時鐘脈沖上升沿時，分計數(shù)低位min0計一個數(shù)，計到9時向高位進位，當計到59時，模塊進位輸出cout產生一個脈沖信號，當sel，和load同時為高時完成預置功能，由仿真圖可知此模塊設計滿足設計要求。分計數(shù)模塊波形仿真圖2.3.3時計數(shù)模塊下圖所示為時計數(shù)模塊符號圖。輸入端口reset是時計數(shù)模塊的復位信號，en是整個數(shù)字中的使能信號，高電平有效；clk是計時脈沖輸入端口；load，sel為預置數(shù)使能端，高電平時講輸入數(shù)據加載到輸出端，hour_out_L[3..0]是計時的低位，hour_out_H[1..0]是計時的高位,select_en是計時高位反饋到低位的控制信號，當高位輸出0時，低位位十進制計數(shù)器，高位輸出為1時，低位為二進制計數(shù)器。時計數(shù)模塊符號圖時計數(shù)模塊波形仿真圖如下圖所示。clk接分計時模塊的進位輸出，給定時鐘信號，reset高電平復位，每次達到時鐘脈沖上升沿時，時計數(shù)低位計一個數(shù)，計到9時向高位進位，當計到12時，高、低都變?yōu)榱悖嫈?shù)重新開始，進位輸出高電平，使上下午翻轉，當sel，和load同時為高時完成預置功能，由仿真圖可知此模塊設計滿足設計要求。時計數(shù)模塊波形仿真圖2.4時間調整模塊設計下圖所示為調時模塊符號圖。本設計的調時模塊使用多選一，一選多多路復用電路，mode_sel[5..0],和shift_SEL[4..0]為選擇信號，根據選擇信號的不同可選擇調整對時間，起床鈴時間，熄燈鈴時間，打鈴時長和間隙時長進行調整。調時模塊符號圖2.5時間寄存器模塊設計下圖所示為時間寄存器，存儲打鈴的所有時間，如起床鈴時間，熄燈鈴時間，上下課時間，打鈴時長等。時間寄存器模塊符號圖2.6鬧鈴時間模塊設計下圖是一個多選一，多路復用器，用于找出離當前時間最近的下一個響鈴時間。鬧鈴時間模塊符號圖2.7鬧鈴時間模塊設計下圖為響鈴模塊符號圖左邊的為鬧鐘控制模塊，負責將當前時間與響鈴時間進行比較，并判斷出是起床鈴、熄燈鈴、上下課響鈴或是整點報時。右圖則根據不同的響鈴類型輸出不同的波形，從而控制不同的響鈴輸出。響鈴模塊符號響鈴波形仿真圖2.8顯示模塊設計對于本學校作息系統(tǒng)的設計，必不可少的就是顯示模塊的設計，因為根據設計要求，時鐘的計時顯示、鬧鐘的時間設定、蜂鳴器報警時長的設定，都需要顯示，設計中使用LCD1602來顯示，第一行顯示時間，第二行顯示最靠近該時間的響鈴時間。在調整模式下時，通過多路復用器可分別在第二行顯示各個參數(shù)數(shù)值。下圖為LCD1602顯示的模塊符號圖顯示模塊符號圖頂層設計3.1原理圖：3.2對應引腳鎖定：3.3頂層設計功能仿真圖：（LCD_date[7..0]為液晶屏數(shù)據口）3.4頂層設計時序仿真圖：（LCD_date[7..0]為液晶屏數(shù)據口）3.5在SignalTap中仿真波形圖。說明：second_H為秒十位，second_L為秒個位，minite_H為分十位，minite_L為分個位，Hour_H為時十位，hour_L為時個位，am_pm為上下午位，0表示上午，1表示下午。alarm接蜂鳴器，高電平響鈴。下圖為起床鈴（上午6：10）SignalTap中仿真波形圖：下圖為上下課鈴（上午8:00）SignalTap中仿真波形圖：下圖為整點鈴SignalTap（上午10:00）中仿真波形圖：3.5作息時間表表一：作息時間表上午時間下午時間晚上時間起床6:10熄燈10:50第一節(jié)8:00~8:50第一節(jié)2:30~3:20第一節(jié)7:10~8:50第二節(jié)9:00~9:50第二節(jié)3:30~4:20第三節(jié)10:10~11:00第三節(jié)4:30~5:20第四節(jié)11:10~12:00第四章實驗結果分析4.1測試過程將設計程序下載到實驗箱上（DE2板）進行實際測試，以下為實際測試過程：說明:LCD第一行左邊（Y/N）表示整點響鈴開/關標志，后面時間為當前時間，第二行時間為系統(tǒng)設定的最靠近當前時刻的響鈴時間，整個調整的過程中，第一行顯示不變，都為當前時間，第二行依次顯示起床鈴，熄燈鈴，響鈴時長，間隙時長下圖所示為實際測試圖一。當前狀態(tài)為正常計時狀態(tài)下圖所示為實際測試圖二。當前狀態(tài)為時間調整狀態(tài)，調整某位時，對應位光標閃爍。下圖所示為實際測試圖三。當前狀態(tài)為起床鈴調整狀態(tài)調整某位時，對應位光標閃爍。下圖所示為實際測試圖四。當前狀態(tài)為熄燈鈴調整狀態(tài)調整某位時，對應位光標閃爍。下圖所示為實際測試圖五。當前狀態(tài)為響鈴時長調整狀態(tài)調整某位時，對應位光標閃爍。下圖所示為實際測試圖六。當前狀態(tài)為響鈴間隙調整狀態(tài)調整某位時，對應位光標閃爍。4.2測試說明最終結果與預期效果基本一致，時、分、秒能夠正常計數(shù)并可調節(jié)時間，學校上下課時間打鈴功能正常，并且可以通過按鍵調整作息時間以及報警時長。在設計過程中，更加熟悉了利用QuartusII軟件進行原理圖繪制的方法，硬件描述語言VHDL的編寫模塊的技巧等，并能根據仿真結果分析設計的存在的問題和缺陷，從而進行程序的修改和完善。在設計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設計的層面以及與上下模塊接口的設計。再加上器件對信號的延時等問題，實際下載到實驗箱上后會出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的。該設計重點在于按鍵的控制和各個模塊代碼的編寫，雖然能把鍵盤接口和各個模塊的代碼編寫出來，并能正常顯示，但對于各個模塊的優(yōu)化設計還有一定的缺陷和不足?？偟膩碚f，通過這次的設計實驗更進一步地增強了實驗的動手能力，對打鈴器的工作原理也有了更加透徹的理解。4.3結果分析從實際系統(tǒng)測試可知，學校智能作息時間系統(tǒng)滿足設計要求，通過復位按鍵可對系統(tǒng)進行復位，可實現(xiàn)基本時鐘的顯示及調時調分，具有上下課響鈴，整點響鈴等功能，并通過LCD顯示，第一行像是當前時間，第二行顯示最接近當前時間的響鈴時間。系統(tǒng)預設響鈴優(yōu)先級高于整點響鈴。當前時鐘時間與學校上下課時間點相同時打鈴，且計時時間、定時時間、打鈴時長可自由設置和調整，報警時長可在1至9秒內進行調節(jié)，其數(shù)據信息都可以通過LCD顯示，鬧鐘報警和作息報時通過蜂鳴器來實現(xiàn)。本設計是采用硬件描述語言和FPGA芯片相結合進行的學校打鈴器的研究，從中可以看出EDA技術的發(fā)展在一定程度上實現(xiàn)了硬件設計的軟件化，設計的過程相對簡單，容易修改。另外，在本設計的基礎上還可以進行一系列的創(chuàng)新，比如增加音樂報警的功能，取代稍有刺耳的蜂鳴聲，會使用戶在實際應用中多一份樂趣，還可以加入遙控功能、語音識別等等，相信隨著電子技術的發(fā)展，打鈴器的功能會更加多樣化，滿足人們的各種需要，為人們以后的工作和生活提供更多的方便。參考文獻[1]張志剛著FPGA與SPOC設計教程——DE2實踐：西安電子科技大學出版社2007.4[2]潘松.EDA與VHDL第三版清華大學出版社2009.9[3]J.Bhasker著，徐振林等譯.VerilogHD