數(shù)字邏輯電路設(shè)計多功能數(shù)字鐘

經(jīng)典word整理文檔，僅參考，雙擊此處可刪除頁眉頁腳。本資料屬于網(wǎng)絡(luò)整理，如有侵權(quán)，請聯(lián)系刪除，謝謝！數(shù)字邏輯電路設(shè)計-多功能數(shù)字鐘多功能數(shù)字鐘摘要：實(shí)驗(yàn)作品名為多功能數(shù)字鐘，具有校時、清零、保持、整點(diǎn)報時、鬧鐘五大功能。整個實(shí)驗(yàn)以QuartusII7.0為軟件設(shè)計基礎(chǔ)，結(jié)合Altera公司研發(fā)的Cyclone系列可編程邏驗(yàn)的目的在于讓設(shè)計者充分了解數(shù)字邏輯電路設(shè)計的流程和具體軟件的使用方法。關(guān)鍵詞：數(shù)字鐘，可編程邏輯器件，防抖動電路，學(xué)習(xí)型設(shè)計ThedesignofMultifunctionaldigitalclockAbstract:ThisexperimentalproductiscalledMultifunctionaldigitalclock.Ithasfivemajorfunctionssuchastimesetting,resetting,holding,alarming,andbeepingwhenitcomestoanaddition2/28tothehour.ThewholeexperimentisbasedonthesoftwareofdesigncalledQuartusII7.0andistestedbycombiningtheCycloneseriesofprogrammablelogicaldeviceprovidedbyAltera.Theclockisdesignedundertheprocessof‘fromthetoptotheThemethodsparesdesignerslotsoftimeandenergyforitsflexibilitytobetransplanted,easinessforordinarylogicreasoningandavailabilityforcooperativedesigning.Theproductisself-creativeandprovableintermsofturbulencemutingandmanipulationoftheperiodofbeeping.Atthesametime,thediagramsofthecircuitsareapparentlylogicalthankstowell-organizedsealingofeachpartofdeviceduringthedesign.Inthiseraofcommonconceptofinexpensivenessofdigitalclocks,methodsandeffectivenessofdesigningaclockareimprovedduetoitsprofitability.Hence,thisexperimentaldesignisaimedatlettingtheparticipantstounderstandtheprocessofdigitallogiccircuitsdesigningandtogettofamiliarwiththeusageofparticularsoftware.3/28Keyword:DigitalClock,programmablelogicdevice,mutecircuit,designforlearning目錄設(shè)明………….4方計要求及說論案證……………………..41.設(shè)計整體思路2.設(shè)計大體流程三．各子模塊設(shè)計原理及調(diào)試仿真………………….51.器……………52.路……………….73.時鐘發(fā)生電電計時顯示路……………….94/284.校分電路和清零電路……………125.路……………….136.路……………….15報時電電電電其儲時7．選擇路…………….168.路……….16鬧鐘比較9．他……………………17四．編程下載1．整體電路配調(diào)圖………….182．管腳置………………193．編譯試………………19五．實(shí)驗(yàn)感想5/28一．設(shè)計要求及說明1、能進(jìn)行正常的時、分、秒計時功能2、分別由六個數(shù)碼管顯示時分秒的計時3、使能開關(guān)4、清零開關(guān)5、校分開關(guān)6、校時開關(guān)7、使時鐘具有整點(diǎn)報時功能（當(dāng)時鐘計到59’53”時開始報時，在59’53”,59’55”,59’57”時報時頻率為512Hz,59’59”時報時頻率為1KHz,）8、鬧表設(shè)定功能9、自己添加其他功能二．方案論證1．設(shè)計整體思路6/28圖1數(shù)字鐘的功能設(shè)計思路大致如圖1時鐘發(fā)生電路：位計時電路提供頻率為1HZ的穩(wěn)定脈沖，該電路是整個時鐘是否精準(zhǔn)的關(guān)鍵計時電路：由時鐘發(fā)生器驅(qū)動，存儲并演繹時間的流逝選擇電路：由輸入端控制調(diào)校或顯示儲時電路和計時電路中的一個顯示電路：將兩個時間電路的輸出信號調(diào)制成可輸出的信號報時電路：根據(jù)時間信號以一定的模式輸出符合要求的蜂鳴器驅(qū)動信號校分電路：使時間電路脫離時鐘驅(qū)動并以累加的方式分別調(diào)校時及分清零電路：使時鐘電路的所有信號歸零2設(shè)計大體流程設(shè)計時鐘發(fā)生電路及計時電路1）連接兩個模塊并調(diào)試電路，分別用ＬＥＤ燈檢測時分秒的2）運(yùn)行狀況設(shè)計顯示電路并單獨(dú)調(diào)試3）連接時鐘電路和顯示電路并調(diào)試，整體調(diào)試時鐘電路4）設(shè)計校分電路和清零電路并連接調(diào)試5）設(shè)計報時電路并單獨(dú)調(diào)試6）7/28連接報時及時鐘電路，利用已調(diào)校好的調(diào)分清零電路調(diào)校報時電路的功能7）設(shè)計儲時電路（在計時電路上適當(dāng)修改）設(shè)計選擇電路將計時電路和儲時電路連接，調(diào)校選擇電路以保證時間及調(diào)校顯示的接口功能正常整體調(diào)試并增加諸如防抖動等優(yōu)化電路8）9）10）三．各子模塊的設(shè)計原理及調(diào)試１．時鐘發(fā)生器圖２時鐘發(fā)生器設(shè)計思路大致如圖２十六分頻電路由四個Ｔ觸發(fā)器異步連接而成１）２）圖３實(shí)時（timing）仿真如圖48/28圖4有仿真圖波形可初步斷定用4*T觸發(fā)器一步連接對高頻信號進(jìn)行16分頻是不會產(chǎn)生明顯延遲和錯位現(xiàn)象一千分頻電路由三個十進(jìn)制加法計數(shù)器連接而成，連接方式是：低位計數(shù)器的QD端及高位計數(shù)器的CLK端相連３）圖5為方便今后對十分頻器的使用在此對其進(jìn)行了封裝，仿真波形圖如下圖6輸入波周期為6所示仿真圖中的時間條可看出，在Timing模式下1000分頻電路對高頻信號幾乎無延遲及錯位，同時可看出該分頻器的占空比為1:10。9/284)3分頻電路由十進(jìn)制加法計數(shù)器和反饋電路組成一個模三計數(shù)器。74160為異步置數(shù)計數(shù)器，故可將信號0010反饋為有效的置數(shù)信號，由于0010時QB的狀態(tài)在所有三個狀態(tài)中獨(dú)一無二，故連接圖如下圖7波形仿真如下圖圖8由圖8保證在3:1。由于整體連接時各元件顯示為封裝形式，故電路圖類似于圖LED燈上進(jìn)行檢測，經(jīng)簡單的對表測試后，認(rèn)為1HZ輸出電路沒10/28有邏輯錯誤及大的時間延遲。2．計時電路圖9計時電路設(shè)計思路如圖，整個電路均采用異步計數(shù)方式連接。模60計數(shù)器１）該計數(shù)器由兩個74160模10計數(shù)器構(gòu)成，低位計數(shù)器的進(jìn)位端取非后作為高位計數(shù)器的時鐘信號。加非門的原因是74160計數(shù)器的RCO端在1001時產(chǎn)生下RCO取非以保證低位9變?yōu)?時，高位剛好進(jìn)位。由于模60計數(shù)器對個位沒有特殊數(shù)字要求，故設(shè)計的反饋電路只針對高位，同樣還是使用74160的置數(shù)端作為控制接口，可將高位0101反饋為有效置零信號同時兼顧到模6計數(shù)11/28器某些bit的特殊性，可將反饋電路設(shè)計成如圖。圖10將7個輸出端分別接在7個LED上，輸入3HZ的時鐘頻率檢驗(yàn)?zāi)?0分秒計數(shù)器設(shè)計無誤。模24計數(shù)器２）模24計數(shù)器同樣使用兩個74160構(gòu)成，進(jìn)位電路及模6024的個位在特殊數(shù)字上發(fā)生跳變，故反饋電路需兼顧低位計數(shù)器。同時應(yīng)注意，在此應(yīng)用異步時鐘信號（上沿）到來時，才進(jìn)行置數(shù)，而高位的時鐘信號由低位的進(jìn)位端所控制，經(jīng)邏輯演繹得知：當(dāng)計數(shù)器滿足跳轉(zhuǎn)條件時，低位的跳轉(zhuǎn)不能給高位提供時鐘信號，以至于出現(xiàn)23->20->21->22->23->20的死循環(huán)，故此處需使用異步清零的方式產(chǎn)生跳變。原理圖如下：12/28圖11圖中inst4對其進(jìn)行調(diào)試。整個計時電路設(shè)計如下３）圖12圖中dividerfin是1HZ發(fā)生器，double60是分秒計數(shù)器，counter24RCO接非門13/28abcd表示一個十進(jìn)制位的四位二進(jìn)制及h區(qū)分分秒及小時，分秒中1代表秒，2代表分。3．顯示電路圖134位二進(jìn)制的時間信號轉(zhuǎn)換為適于顯示的七段碼;分時輸出六個時間信號。重點(diǎn)在于設(shè)計分時統(tǒng)中，有一組七段顯示碼輸入端以及八個顯示器的使能端，14/28概為24HZ，故索取掃描頻率應(yīng)高于24HZ，本次設(shè)計中掃描頻率設(shè)定為1KHZ。掃描部分１）該部分由一個模6計數(shù)器和一個譯碼器構(gòu)成,其中,模6計數(shù)連接,故可以采用741383—8線譯碼器作為背極控制器，相應(yīng)的采用7447作為顯示譯碼器，工作原理圖如下圖13圖中模6計數(shù)器采用異步清零的方式產(chǎn)生跳變譯碼部分２）該部分包括顯示部分的模6計數(shù)器和4個74151/8選1數(shù)6個四位二15/28進(jìn)制時鐘數(shù)碼輪流輸出（由模6出低電平有效。圖13圖中上方的四個8-1數(shù)據(jù)選擇器分別接收6個數(shù)字信號中的的一位電平，輸出的四個選擇信號輸入到右下角的顯示譯碼器并最終輸出到硬件的七個數(shù)據(jù)輸入端。調(diào)試３）16/28圖15將顯示電路封裝后為該電路附上如圖15后在硬件上觀察檢測顯示電路的功能的到以下顯示經(jīng)查表得知該組數(shù)碼正確顯示了輸入的二進(jìn)制信息，故推知電路無邏輯錯誤。觀察到每位數(shù)字由右至左以1HZ速度輪流顯示，這是因?yàn)樗訏呙桀l率為1HZ。4）1KHZ電路設(shè)計可用一個16分頻電路一個1000分頻電路和一個三分頻電路產(chǎn)生。17/284.校分電路和清零電路這兩個電路的設(shè)計原理都是是在計時電路的基礎(chǔ)上加入控制電路以完成改變六個計數(shù)器計時狀態(tài)的功能。清零電路１）該電路的設(shè)計思路是直接對六個計數(shù)器的CLR端進(jìn)行控制，對于原來未利用清零端的計數(shù)器直接將其連在控制端上，對于利用到清零端的計數(shù)器，可用一個及門令反饋和控制信號協(xié)調(diào)工作（如圖16）圖16上圖是模24圍是反饋信號處理電路，綠色方框所圍就是兩個引入清零信號的協(xié)調(diào)電路。校分電路２）18/28圖17信號來實(shí)現(xiàn)的。秒計數(shù)器是正常工作的，但不能進(jìn)位。原理圖如下圖1819/28圖中的兩個counter60表示秒和分計時器，紅色方框中的電路就是由使能端控制的校分電路，set：使能端；端起到?jīng)Q定co1及sm哪一路信號通過的作用。綠色圓中的或門起到屏蔽分時進(jìn)位信號的作用。5.報時電路圖19如圖所示，報時電路的任務(wù)是根據(jù)輸入的時間信號，即通過識別現(xiàn)在時間判斷是否激活蜂鳴器并根據(jù)要求在不同時刻將兩種頻率的驅(qū)動信號輸入蜂鳴器。59min判斷電路1)2)對分計數(shù)器進(jìn)行59位和設(shè)為的首尾兩位做及運(yùn)算可作為59min的判斷信號53’”55”57”判斷電路對秒計數(shù)器進(jìn)行卡諾圖分析得知,通過邏輯運(yùn)算：ah1*ch1*al1*(bl1+cl1)可輸出53”55”57”的判斷信20/28號59”判斷電路3)通過對秒計數(shù)器進(jìn)行59”卡諾圖分析得知,通過邏輯運(yùn)算：al1*dl1*ah1*ch1可輸出59’的判斷信號至此部分時間判斷電路如下圖圖204）beeper內(nèi)部結(jié)構(gòu)如圖圖2121/28圖中上方是一個1KHZ的時鐘發(fā)生器，后接一個T觸發(fā)器對1KHZ對半分頻得到500HZ，下方電路為時鐘判斷電路的后半部分，inst11判斷53”55”57”，inst12判斷是附加制作的1直接從時鐘發(fā)生器中引出。6．儲時電路即可ah1abh1ach1aah2abh2ach2aal2abl2acl2adl2aqaa5qbaqcaqdaqa2aqb2ainst23圖22將圖22清零端。7．選擇電路22/28這組電路的任務(wù)是將時鐘信號和儲時信號按控制信號的要求輸出到顯示電路中，如果這個電路成功運(yùn)行，則在激活鬧鐘設(shè)置后顯示器會顯示存儲電路的時間。選擇電路的本質(zhì)就是20個2選1數(shù)據(jù)選擇器的組合故在此不置圖說明。但給出單個2選1選擇器的電路圖NOTAND2OR2OUTPUTINPUTVCC8．鬧鐘比較電路（compare）該電路通過比較時鐘及儲時電路中信號來輸出控制蜂鳴器的信號。鬧鐘比較電路的本質(zhì)就是用比較器比較時鐘鬧鐘分和時的同異。單個比較電路１）XNORinst24INPUTVCCINPUTVCCal2al2a鬧鈴時長電路２）這里要求在時分滿足的情況下連續(xù)響鈴十秒，則可以將秒十位的三個輸出端也加入compare電路中一同做判斷。設(shè)計如圖2323/2874133NOTNOTNOTINPUTVCC圖239．其他電路在校分校時的時候，由于在開關(guān)的觸發(fā)及扳置是會產(chǎn)生高１）頻的抖動噪聲，這些噪聲會被當(dāng)做時鐘信號觸發(fā)模計數(shù)器，因此一次按鍵操作或一次使能操作會使時鐘跳變多次，進(jìn)而導(dǎo)致不必要的時間浪費(fèi)和調(diào)校錯誤，這就使得消顫成為了必要。先設(shè)計消顫電路如下DFFPRNDQinst1beaterCLRNinst2圖24由于D觸發(fā)器有如下性質(zhì)：當(dāng)時鐘端上沿到來時，D觸發(fā)器才會將輸入端電平送至輸出端。由于噪音信號大多為高頻又同時都集中在觸發(fā)時間周圍的一個極短的范圍內(nèi)，故通過設(shè)置適當(dāng)?shù)臅r鐘頻率可以有效的過濾由于觸發(fā)產(chǎn)生的顫抖信號。所輸入的時鐘頻率應(yīng)滿足：小于噪音的最小頻率，大于24/28觸發(fā)狀態(tài)的改變頻率。mutesssetinsetbeateroutput55hzinst1圖25秒設(shè)置：將輸入端連在CLR上即可Hold：切斷秒時鐘信號即可２）３）紅框內(nèi)即為保持電路。四．編程下載1.整體電路圖如下25/28displayercompareal1ibl1icl1idl1ial2ial2aibl2iy0y1y2y3y4y5y6y7oaobocodoeofal2compin_nameal248cl2adl2t48MHZbl2aicl2isetdl2aah2tah2abh2tbh2ach2tch2aqatcl2acl2aidl2ibdl2cdl2aiah2iddl1eah2aah2aibh2ifoggsetset_sset_mch2bh2aich2iqaaqbtch2aiqaiqbaqctqaaiqcaqbiqdtqbaiqbqdaqa2tqa2aqb2tqb2aah1tbh1tch1tqciqcqcaiqdqa2qdiqa2qb2qb2qdaiqa2iholdsecondqa2aiqb2iqb2aiah