數(shù)字邏輯第三章

數(shù)字邏輯第三章第一頁，共一百二十一頁，2022年，8月28日邏輯電路數(shù)字系統(tǒng)是由具有各種功能的邏輯部件組成的，這些邏輯部件按其結(jié)構(gòu)可分為組合邏輯電路和時序邏輯電路兩大類型。第二頁，共一百二十一頁，2022年，8月28日組合邏輯電路的分析與設(shè)計

CombinationalLogicCircuitAnalysis&Design邏輯電路的分類：組合邏輯電路

CombinationalLogicCircuit

時序邏輯電路

SequentialLogicCircuits組合邏輯電路的特點：電路輸出僅取決于當(dāng)時的輸入，而與過去的輸入情況無關(guān)。時序邏輯電路的特點：電路輸出不僅取決于當(dāng)時的輸入，而且也與過去的輸入情況有關(guān)，即與過去的電路狀態(tài)有關(guān)。數(shù)字邏輯華南理工大學(xué)出版社第三頁，共一百二十一頁，2022年，8月28日由各種門電路組合而成且無反饋的邏輯電路，稱為組合邏輯電路，簡稱組合邏輯。組合邏輯電路在結(jié)構(gòu)上不存在輸入與輸出的的反饋通路

，因此輸出狀態(tài)不影響輸入狀態(tài)特點：電路任一時刻的輸出狀態(tài)只取決于該時刻的各種輸入狀態(tài)的組合，而與電路原來的狀態(tài)無關(guān)組合邏輯電路中沒有記憶單元，沒有反饋通路組合邏輯簡介第四頁，共一百二十一頁，2022年，8月28日3.1.2組合邏輯電路分析

CombinationalLogicCircuitAnalysis電路分析的目的：根據(jù)給定電路，分析該電路輸出與輸入之間的邏輯關(guān)系，得出電路的邏輯功能的描述，進而評估此電路的性能，還可進一步改進電路。數(shù)字邏輯華南理工大學(xué)出版社組合邏輯電路分析一般步驟是：①閱讀給出的組合邏輯電路圖。②按各種基本門的邏輯功能，列寫邏輯函數(shù)表達式。③通過化簡得到最簡的邏輯函數(shù)表達式，并列出真值表。④根據(jù)邏輯表達式和真值表，指出電路的邏輯功能。⑤做出對邏輯電路圖的評價和改進。第五頁，共一百二十一頁，2022年，8月28日組合邏輯電路的分析方法1、窮舉法（真值表法）:

列出n個輸入變量的所有2n

個輸入組合，根據(jù)每個組合決定所有的門輸出，推導(dǎo)出整個電路的輸出。窮舉法的結(jié)果是真值表。2、邏輯代數(shù)法

根據(jù)電路逐級寫出各門的輸出表達式，直至寫出整個電路的輸出邏輯表達式。3、利用摩根定律分析數(shù)字邏輯華南理工大學(xué)出版社第六頁，共一百二十一頁，2022年，8月28日組合邏輯電路分析舉例

數(shù)字邏輯華南理工大學(xué)出版社ABF000011101110

根據(jù)函數(shù)表達式和真值表可知邏輯圖的功能相當(dāng)于一個異或門，如果A、B相同，則F輸出為0；A、B不相同時，則F輸出為1?！纠?】分析下圖所示的邏輯電路圖，寫出邏輯表達式、真值表并說明其邏輯功能。解：根據(jù)邏輯圖寫出輸出邏輯函數(shù)表達式：第七頁，共一百二十一頁，2022年，8月28日數(shù)字邏輯華南理工大學(xué)出版社分析下圖所示的邏輯電路圖，寫出邏輯表達式、真值表并說明其邏輯功能。

第八頁，共一百二十一頁，2022年，8月28日組合邏輯電路分析舉例

數(shù)字邏輯華南理工大學(xué)出版社【例2】試分析下圖所示的組合邏輯電路圖。解：根據(jù)邏輯圖寫出輸出兩個邏輯函數(shù)表達式：H===J==AB根據(jù)邏輯函數(shù)表達式，列出真值表如表3-2所示。對邏輯圖和真值表進行分析和總結(jié)，得到A，B是二進制數(shù)據(jù)輸入，h是半加和，j是進位，因此該電路稱為半加器。

表3-2真值表ABhj0000011010101101第九頁，共一百二十一頁，2022年，8月28日組合邏輯電路分析舉例

數(shù)字邏輯華南理工大學(xué)出版社表3-2真值表例【3】分析下圖所示的電路的邏輯功能。解：根據(jù)邏輯電路圖寫出輸出邏輯表達式：ABCF00010011010101101001101011001110通過對真值表的分析可以看出，當(dāng)A，B，C三個輸入變量超過一半為“0”時，電路輸出F為“1”第十頁，共一百二十一頁，2022年，8月28日組合邏輯電路分析中應(yīng)該注意的問題

組合邏輯電路分析中應(yīng)該注意的問題包括：1.充分利用各種分析方法，以達到能快速解決問題的目的。2.熟悉基本的邏輯符號及其表達式。3.正確熟練運用公式法或卡諾圖法化簡，防止化簡過程中出現(xiàn)不必要的錯誤。4.化簡完成得到最簡的函數(shù)表達式后，應(yīng)該應(yīng)用幾組不同的輸入數(shù)據(jù)來加以驗證。

數(shù)字邏輯華南理工大學(xué)出版社第十一頁，共一百二十一頁，2022年，8月28日3.2組合電路設(shè)計

CombinationalLogicCircuitDesign目的：是根據(jù)設(shè)計問題的文字描述要求，分析其邏輯關(guān)系，實現(xiàn)其邏輯功能，最后畫出實現(xiàn)邏輯功能的邏輯電路圖。

要求：電路用最少的邏輯門（集成塊）、最少的輸入端數(shù)、最少的電路級數(shù)。（公式化簡、卡諾圖化簡和邏輯函數(shù)變換）數(shù)字邏輯華南理工大學(xué)出版社第十二頁，共一百二十一頁，2022年，8月28日組合邏輯電路的設(shè)計一般步驟是：

①根據(jù)邏輯實際問題分析，確定輸入和輸出變量，并規(guī)定其狀態(tài)表示法。

②根據(jù)給定關(guān)系列出邏輯真值表，由真值表寫出邏輯函數(shù)最小項的表達式。

③邏輯函數(shù)的化簡和變換，考慮實際工程問題，選定所用器件類型。④按要求畫出邏輯圖。

數(shù)字邏輯華南理工大學(xué)出版社第十三頁，共一百二十一頁，2022年，8月28日一、邏輯問題描述—真值表—邏輯表達式根據(jù)邏輯問題的描述寫出邏輯表達式(最關(guān)健,也是難點)二、邏輯問題描述—簡化真值表—邏輯表達式三、邏輯問題描述—邏輯表達式或邏輯圖數(shù)字邏輯華南理工大學(xué)出版社以上是最常見的三種分析設(shè)計方法

第十四頁，共一百二十一頁，2022年，8月28日組合邏輯電路設(shè)計舉例

數(shù)字邏輯華南理工大學(xué)出版社例：設(shè)計一個3人表決電路。參加表決者3個，同意為1，不同意為0；同意者過半則表決通過，表決結(jié)果通過顯示燈顯示。解：設(shè)3個人分別是A，B，C，表決結(jié)果用1盞燈F顯示，F(xiàn)為1表示燈亮，F(xiàn)為0表示燈不亮。列真值表如下：根據(jù)真值表得到布爾表達式為：化簡結(jié)果1為：F=C(AB)+AB邏輯電路圖如下：

第十五頁，共一百二十一頁，2022年，8月28日解法二：解：設(shè)3個人分別是A，B，C，表決結(jié)果用1盞燈F顯示，F(xiàn)為1表示燈亮，F(xiàn)為0表示燈不亮。列真值表如下：根據(jù)真值表得到布爾表達式為：化簡后結(jié)果為：F=AB+BC+AC根據(jù)化簡后的布爾表達式可得設(shè)計圖為：第十六頁，共一百二十一頁，2022年，8月28日組合邏輯電路設(shè)計舉例（續(xù)）數(shù)字邏輯華南理工大學(xué)出版社例：設(shè)計一個3人表決電路。參加表決者3個，同意為1，不同意為0；同意者過半則表決通過，表決結(jié)果通過顯示燈表示。解：設(shè)3個人分別是A，B，C，表決結(jié)果為F1=1(綠燈亮表示通過)，F(xiàn)2=1(紅燈亮表示不通過)列真值表如下：化簡后結(jié)果為：

F1=AB+AC+BCF2=AB+AC+BCABCF1F20000100101010010111010001101101101011110第十七頁，共一百二十一頁，2022年，8月28日分別得到F1和F2的設(shè)計電路圖為：最后得到總的設(shè)計電路圖為：數(shù)字邏輯華南理工大學(xué)出版社第十八頁，共一百二十一頁，2022年，8月28日數(shù)字邏輯華南理工大學(xué)出版社通過再次對真值表的分析可以看出，F(xiàn)1與F2剛好是兩個相反的狀態(tài)，即：F2=F1，所以我們只需在F1的輸出端加一個反相器即可得到F2的輸出結(jié)果：第十九頁，共一百二十一頁，2022年，8月28日數(shù)字邏輯華南理工大學(xué)出版社練習(xí)：實現(xiàn)一個3人裁判表決器，其中1名主裁判，兩名副裁判.解：裁判規(guī)則為：只有主裁判表決通過，至少一名副裁判也表決通過的情況下才表決通過，通過紅燈亮起（F1=1），不通過綠燈亮起（F2=1）第二十頁，共一百二十一頁，2022年，8月28日例：設(shè)計一個組合邏輯電路，其輸入為4為二進制數(shù)，要求當(dāng)輸入的二進制數(shù)為質(zhì)數(shù)時給出指示。分析：根據(jù)題意可知輸入變量為4個，我們用ABCD來代表輸入的二進制數(shù)，A為最高有效位，D為最低有效位。我們將輸出端接到一盞指示燈F上，當(dāng)輸入為質(zhì)數(shù)時，指示燈亮（F=1），輸入為非質(zhì)數(shù)時，指示燈不亮（F=0）數(shù)字邏輯華南理工大學(xué)出版社四位二進制數(shù)能表示的整數(shù)為0~15，其中質(zhì)數(shù)包括2、3、5、7、11、13，據(jù)此可得到真值表如右圖：由真值表可得邏輯表達式為：ABCDF00000000100010100111010000101101100011111000010010101001011111000110111110011110F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD第二十一頁，共一百二十一頁，2022年，8月28日經(jīng)卡諾圖化簡后的結(jié)果為：F=BCD+ABD+ABC+BCD用與或非門實現(xiàn)電路圖為：第二十二頁，共一百二十一頁，2022年，8月28日組合邏輯設(shè)計（簡化真值表）X=x1x2，Y=y1y2是兩個二進制正整數(shù)，寫出X>Y的邏輯表達式。

數(shù)字邏輯華南理工大學(xué)出版社第二十三頁，共一百二十一頁，2022年，8月28日設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路分析：信號燈分為紅（R）、綠（G）、黃（Y）三種顏色任何時刻都只能有一盞燈亮沒有信號燈亮，發(fā)出故障信號兩盞或兩盞以上的信號燈在同一時刻亮，發(fā)出故障信號我們假設(shè)信號燈亮為1，不亮為0，發(fā)出故障信號時，F(xiàn)=1數(shù)字邏輯華南理工大學(xué)出版社第二十四頁，共一百二十一頁，2022年，8月28日RYGF00010010010001111000101111011111數(shù)字邏輯華南理工大學(xué)出版社第二十五頁，共一百二十一頁，2022年，8月28日組合邏輯電路設(shè)計舉例（續(xù)）

數(shù)字邏輯華南理工大學(xué)出版社【例5】

某工廠有三個車間，每個車間各有1kW電力。這三個車間有兩臺發(fā)電機組供電，一臺是1kW，另一臺是2kW。三個車間經(jīng)常不同時工作，有時共有1個車間工作，有時兩個或三個車間同時工作。為了節(jié)省能源又能保證電力供應(yīng)，請設(shè)計一個邏輯電路，能自動完成供電分配任務(wù)。第二十六頁，共一百二十一頁，2022年，8月28日組合邏輯電路設(shè)計舉例（續(xù)）

數(shù)字邏輯華南理工大學(xué)出版社ABCF1F20000000110010100110110010101011100111111由真值表可得輸出邏輯表達式，并化簡：

【例5】

解：根據(jù)給定的邏輯要求列出真值表。設(shè)三個車間為A、B、C，工作時為1，不工作時為0。1KW的發(fā)電機組為F1，2KW的發(fā)電機組為F2，啟動發(fā)電為1，不啟動發(fā)電為0。故真值表如下表所示：

第二十七頁，共一百二十一頁，2022年，8月28日例：設(shè)計一個4位二進制代碼和格雷碼的相互轉(zhuǎn)換器二進制代碼格雷碼格雷碼二進制代碼第二十八頁，共一百二十一頁，2022年，8月28日格雷碼二進制代碼第二十九頁，共一百二十一頁，2022年，8月28日3.2.2邏輯函數(shù)或邏輯電路的變換

為了提高電路的速度，提高器件的利用率，從而減少IC的數(shù)量、也減少外部的連接線和提高電路的可靠性，需要對從邏輯表達式直接畫出的邏輯電路圖進行變換，盡可能使其用同一類型的輸出端帶非的門來實現(xiàn)。一、“與—或”電路變換為“與非—與非”電路二、“或—與”電路變換為“或非—或非”電路三、“與—或”電路變換為“與或非”電路四、減少集成塊的數(shù)量

ReducetheNumbersofIC數(shù)字邏輯華南理工大學(xué)出版社第三十頁，共一百二十一頁，2022年，8月28日與非門、或非門作為通用元件一個邏輯函數(shù)，可以用“與非門”實現(xiàn)，可以用“或非門”實現(xiàn)，也可以用“與或非門”實現(xiàn)。但我們要考慮的是：你手頭有什么邏輯器件？設(shè)計中以節(jié)省器件為目標(biāo)，還是提高工作速度為目標(biāo)？特別是要考慮信號經(jīng)過門的級數(shù)越多，傳輸延遲時間就越長。

數(shù)字邏輯華南理工大學(xué)出版社第三十一頁，共一百二十一頁，2022年，8月28日組合邏輯電路的等價變換狄摩根定律的應(yīng)用：數(shù)字邏輯華南理工大學(xué)出版社第三十二頁，共一百二十一頁，2022年，8月28日與非門作為通用元件

一個與非門用作非門兩個與非門用作與門三個與非門用作或門思考：如何用與非門實現(xiàn)F=A+B?數(shù)字邏輯華南理工大學(xué)出版社第三十三頁，共一百二十一頁，2022年，8月28日或非門作為通用元件一個或非門用作非門兩個或非門用作或門三個或非門用作與門思考：如何用或非門實現(xiàn)數(shù)字邏輯華南理工大學(xué)出版社第三十四頁，共一百二十一頁，2022年，8月28日利用與非門、或非門進行等價變換中間輸出與輸入帶兩個小圓圈符號，兩個連續(xù)的小圓圈符號可以直接去掉，邏輯運算速度會快兩倍數(shù)字邏輯華南理工大學(xué)出版社第三十五頁，共一百二十一頁，2022年，8月28日邏輯函數(shù)的“與或非”門實現(xiàn)用與或非門實現(xiàn)函數(shù)方法：用公式：很明顯右圖的處理數(shù)度快數(shù)字邏輯華南理工大學(xué)出版社第三十六頁，共一百二十一頁，2022年，8月28日變換舉例（與或---與非）

數(shù)字邏輯華南理工大學(xué)出版社【例7】用與非門實現(xiàn)邏輯函數(shù)。解：①對F進行兩次求反可得

②對進行三次求反可得

由邏輯圖可知，當(dāng)原函數(shù)較簡單時，采用F兩次求反可節(jié)省門電路，提高了電路的傳輸速度；當(dāng)反函數(shù)較簡單時，采用對三次求反可節(jié)省門電路。第三十七頁，共一百二十一頁，2022年，8月28日變換舉例（與或---或非）續(xù)

數(shù)字邏輯華南理工大學(xué)出版社【例8】用或非門實現(xiàn)函數(shù)解：先求出F的對偶函數(shù)的最簡與或表達式：再將的最簡與或表達式變換為與非—與非表達式：對求對偶，則得

畫出邏輯圖

第三十八頁，共一百二十一頁，2022年，8月28日3.3實際設(shè)計中的問題

實際設(shè)計中遇到的問題有時是非常復(fù)雜的。變量互相約束。一組輸入變量，要求有多個輸出。實際電路中，有時只有原變量而不提供反變量。如何化簡邏輯電路，使得邏輯電路設(shè)計簡單合理。

數(shù)字邏輯華南理工大學(xué)出版社第三十九頁，共一百二十一頁，2022年，8月28日3.3.1包含無關(guān)最小項的邏輯化簡

在某些實際問題中，一個n變量的邏輯函數(shù)并不是與2n個最小項都有關(guān)，而僅與其中一部分有關(guān)，與另一部分則無關(guān)。無關(guān)最小項發(fā)生在以下兩種情況：

⑴有的實際問題中，加在邏輯電路上的輸入變量的某些組合是不可能出現(xiàn)的。

⑵有的問題中，雖然輸入變量的2n個組合均可能出現(xiàn)，但是實際關(guān)心的只是某些輸入組合時的輸出情況（0或1），而其余輸入組合時的輸出是什么并不關(guān)心。

數(shù)字邏輯華南理工大學(xué)出版社第四十頁，共一百二十一頁，2022年，8月28日包含無關(guān)最小項的邏輯化簡舉例

數(shù)字邏輯華南理工大學(xué)出版社【例10】設(shè)計一個一位十進制數(shù)的數(shù)值范圍指示器，輸入A，B，C，D按8421編碼方式，即X=8A+4B+2C+D，要求當(dāng)X≥5時，輸出F=1，否則F=0，求F的最簡與或式。解：根據(jù)題意，由于一位十制數(shù)只有0至9十個數(shù)。按8421制編碼只有0000，0001，至1001等十種輸入組合出現(xiàn)，其余的1010，1011，1100，1101，1110，1111六種組合不可能出現(xiàn)。因此列出真值表如圖3-10（a）所示，并寫出函數(shù)式如下：

畫出卡諾圖，如圖3-10（b）所示。將無關(guān)項考慮進去，得到最簡的與或式：F=A+BD+BC如果不包含無關(guān)項，則可得到：

第四十一頁，共一百二十一頁，2022年，8月28日無關(guān)項的使用規(guī)則：“有用則用”

無關(guān)項是有用則用。即無關(guān)項可變1，也可變0來使用。

【例11】試化簡含無關(guān)項邏輯函數(shù)首先畫出函數(shù)的卡諾圖如圖3-11（a）所示，對于函數(shù)內(nèi)的最小項填1，對于無關(guān)項填X。之后按卡諾圖圈合方法進行，對于無關(guān)項是有用則用。即無關(guān)項可變1，也可變0來使用。如圖3-11（b）所示。由卡諾圖得到唯一的最簡化的解：F=BD+D+AC數(shù)字邏輯華南理工大學(xué)出版社第四十二頁，共一百二十一頁，2022年，8月28日3.3.2具有多個輸出的組合邏輯化簡

數(shù)字邏輯華南理工大學(xué)出版社【例12】

畫出它們的卡諾圖如圖3-12（a）和（b）所示，并分別求解，得到：

F=+ABG=C+AB

觀察卡諾圖，看到在兩個卡諾圖上圈了相同的項AB（紅線部分）。因此，可以構(gòu)建如圖3-12（c）的電路圖，而不是圖3-12（d）的電路圖。

第四十三頁，共一百二十一頁，2022年，8月28日3.3.3無輸入反變量函數(shù)的化簡

為了減少信號輸入的端數(shù)或電路設(shè)計本身的限制。對于用與非門消除輸入反變量，通?？刹捎孟铝械姆椒ǎ孩糯鷶?shù)法化簡

①套用公式（摩根定律）②代替因子法⑵圖解法化簡數(shù)字邏輯華南理工大學(xué)出版社【例15】解：通過公式得：第四十四頁，共一百二十一頁，2022年，8月28日續(xù)上（代替因子法）

數(shù)字邏輯華南理工大學(xué)出版社代替因子法也是用以消除反變量輸入的方法。所謂代替因子法是，在一個乘積項中，原變量部分叫頭部，反變量部分叫尾部；頭部的每個變量叫頭部因子，尾部的每個變量叫尾部因子。把頭部因子的各種組合插入其尾部因子的非號內(nèi)，可以構(gòu)成一個“代替因子”，代替因子代替相應(yīng)的尾部因子所得的乘積項與原乘積項相等。

【例16】是一個乘積項頭部因子各組合是A、B、AB；尾部因子是；代替因子有故有代替因子法常用在代數(shù)運算過程最后消除輸入反變量。第四十五頁，共一百二十一頁，2022年，8月28日數(shù)字邏輯華南理工大學(xué)出版社練習(xí)：設(shè)計一個1位二進制數(shù)比較器。要求用數(shù)目最少的下面提供的元器件完成設(shè)計方案a)、與非門和異或門方案b)、與非門第四十六頁，共一百二十一頁，2022年，8月28日組合邏輯中的競爭冒險前面討論組合邏輯電路時，都是假定輸入和輸出信號已處于穩(wěn)定狀態(tài)下來分析的在組合電路中，當(dāng)邏輯門有兩個互補輸入信號同時向相反狀態(tài)變化時，輸出端可能產(chǎn)生過渡干擾脈沖的現(xiàn)象稱為競爭冒險。

數(shù)字邏輯華南理工大學(xué)出版社第四十七頁，共一百二十一頁，2022年，8月28日競爭冒險數(shù)字邏輯華南理工大學(xué)出版社第四十八頁，共一百二十一頁，2022年，8月28日競爭冒險我們把這種兩個互補信號同時向相反狀態(tài)變化的現(xiàn)象叫競爭。

數(shù)字邏輯華南理工大學(xué)出版社第四十九頁，共一百二十一頁，2022年，8月28日競爭冒險可見，存在競爭現(xiàn)象的電路不一定都產(chǎn)生過渡干擾脈沖，只是存在產(chǎn)生過渡干擾脈沖的危險而已，故稱其為競爭冒險。競爭冒險的判別？代數(shù)識別法卡諾圖識別發(fā)數(shù)字邏輯華南理工大學(xué)出版社第五十頁，共一百二十一頁，2022年，8月28日代數(shù)識別法使用條件：當(dāng)每次只有一個輸入變量改變狀態(tài)時方法：將其他輸入變量取特定值（0或1），此時若邏輯表達式可寫成或則可判斷存在競爭冒險數(shù)字邏輯華南理工大學(xué)出版社第五十一頁，共一百二十一頁，2022年，8月28日卡諾圖識別法方法：函數(shù)表達式的每個乘積項對應(yīng)于一個卡諾圖圈，如果兩個卡諾圖圈存在這相切的部分，且相切部分又未被另一個卡諾圖圈圈住數(shù)字邏輯華南理工大學(xué)出版社第五十二頁，共一百二十一頁，2022年，8月28日競爭冒險如何消除競爭冒險？加選通脈沖修改邏輯設(shè)計第五十三頁，共一百二十一頁，2022年，8月28日加選通脈沖原理：在接收了輸入信號并且電路達到了新的穩(wěn)態(tài)之后，才加入選通脈沖。這種方法具有通用性

第五十四頁，共一百二十一頁，2022年，8月28日修改邏輯設(shè)計我們將表達式變換一下：第五十五頁，共一百二十一頁，2022年，8月28日3.4組合邏輯電路在計算機中的應(yīng)用

為什么制造集成電路？常見組合邏輯集成電路有：加法器、編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器和奇偶校驗器等。

數(shù)字邏輯華南理工大學(xué)出版社第五十六頁，共一百二十一頁，2022年，8月28日加法器（Adder）是計算機或其他數(shù)字系統(tǒng)對二進制數(shù)進行運算處理的組合邏輯構(gòu)件（只有兩個輸入變量）加法器（Adder）是構(gòu)成算術(shù)運算電路的基本單元。加法器的基本組成部分是全加器。串行加法器進位信號產(chǎn)生方法并行加法器半加器：不考慮來自低位的進位而將兩個數(shù)相加加法器

數(shù)字邏輯華南理工大學(xué)出版社第五十七頁，共一百二十一頁，2022年，8月28日1、半加器

邏輯電路圖數(shù)字邏輯華南理工大學(xué)出版社半加器的邏輯函數(shù)表達式：

ABhj0000011010101101第五十八頁，共一百二十一頁，2022年，8月28日數(shù)字邏輯華南理工大學(xué)出版社用與非門構(gòu)成半加器第五十九頁，共一百二十一頁，2022年，8月28日2.全加器全加器：除了最低位以外每一位都應(yīng)該考慮來自低位的進位，即進行兩個加數(shù)和一個進位數(shù)的相加（總共三個輸入變量）一位全加器AiBiCi-1SiCi0000000110010100110110010101011100111111第六十頁，共一百二十一頁，2022年，8月28日2.全加器數(shù)字邏輯華南理工大學(xué)出版社寫出hi和ji的輸出邏輯函數(shù)表達式，經(jīng)過公式化簡和轉(zhuǎn)換得：第六十一頁，共一百二十一頁，2022年，8月28日3．多位加法器

能夠?qū)崿F(xiàn)多位二進制數(shù)加法運算的電路稱為多位加法器。多位加法器大致可分為兩類：串行進位加法器并行進位加法器。

數(shù)字邏輯華南理工大學(xué)出版社電路的輸出為：F=A3A2A1A0+B3B2B1B0=j3h3h2h1h0串行進位加法器第六十二頁，共一百二十一頁，2022年，8月28日并行進位加法器

并行進位加法器，也叫超前進位加法器。采用超前進位方式，電路中增加了快速進位電路，提高運算速度。中規(guī)模集成電路74LS283是帶快速進位的4位超前進位加法器芯片。

數(shù)字邏輯華南理工大學(xué)出版社在串行電路中，由于每位的結(jié)果是逐級向前傳遞，最終到達輸出端，因而電路的延遲時間隨著位數(shù)n的增加而增大。為了提高速度，采用超前電路。即各個模塊不產(chǎn)生級聯(lián)信號而只產(chǎn)生供超前電路進行運算的中間信號，由超前電路對這些中間信號同時進行處理，從而產(chǎn)生輸出結(jié)果。第六十三頁，共一百二十一頁，2022年，8月28日串行加法器接地數(shù)字邏輯華南理工大學(xué)出版社C1=G1+P1C0C2=G2+P2C1Cn=Gn+PnCn-1…第六十四頁，共一百二十一頁，2022年，8月28日超前進位加法器⒈超前進位加法器的結(jié)構(gòu)框圖如圖所示：x0y0yn-1xn-2yn-2Sn-1Sn-2S0CnSn超前進位發(fā)生器Pn-1Gn-1CinGCn-1CinGC0???YYXXSSPPxn-1XCinGYSPPn-2Gn-2Cn-2P0G0Cn-2Cn-1數(shù)字邏輯華南理工大學(xué)出版社第六十五頁，共一百二十一頁，2022年，8月28日C1=G1+P1C0C2=G2+P2C1C3=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0第六十六頁，共一百二十一頁，2022年，8月28日中規(guī)模集成加法應(yīng)用

【例18】試用中規(guī)模集成電路74LS283組成八位二進制超前進位加法器。解：74LS283是4位超前加法器，所以用兩片加法器芯片即可構(gòu)成一個所需要的加法器。將低位芯片的進位輸入端接地，進位輸出端接高位芯片進位輸入端，就構(gòu)成了一個八位超前進位加法器。連接圖如圖3-21所示。數(shù)字邏輯華南理工大學(xué)出版社第六十七頁，共一百二十一頁，2022年，8月28日設(shè)計一個代碼轉(zhuǎn)換電路，將8421碼轉(zhuǎn)化為余三碼第六十八頁，共一百二十一頁，2022年，8月28日3.4.2譯碼器邏輯器件及應(yīng)用一般譯碼器輸入端數(shù)n總是小于輸出端數(shù)m；輸入編碼為n位二進制編碼；一個n位字表示2n個不同的編碼值，通常為：

0～(2n

－1)。有時編碼值可以少于2n個。譯碼就是把輸入代碼譯為一定的輸出信號，以表示它的原意。完成譯碼功能的組合邏輯電路就是譯碼器(Decoder)。

數(shù)字邏輯華南理工大學(xué)出版社第六十九頁，共一百二十一頁，2022年，8月28日譯碼器的實現(xiàn)原理：對于每輸入一組不同的代碼：只有一個輸出呈現(xiàn)有效狀態(tài)，其他都無效，可實現(xiàn)按照編碼選擇二進制譯碼器二—十進制譯碼器數(shù)字顯示譯碼器常見譯碼器第七十頁，共一百二十一頁，2022年，8月28日一、二進制譯碼器原理

BinaryDecoderCircuitStructures最常用的譯碼器是二進制譯碼器。又稱為n-2n譯碼器。其中：輸入編碼為n位二進制數(shù)；輸出編碼為2n取1碼。換句話說，譯碼器輸出為2n個最小項

(最小項發(fā)生器)。當(dāng)輸入變量數(shù)n大于器件的輸入變量數(shù)時，可以用多個二進制譯碼器的級聯(lián)來實現(xiàn)。數(shù)字邏輯華南理工大學(xué)出版社第七十一頁，共一百二十一頁，2022年，8月28日二、二進制譯碼器

數(shù)字邏輯華南理工大學(xué)出版社第七十二頁，共一百二十一頁，2022年，8月28日雙2：4線譯碼器；3：8線譯碼器；4：16線譯碼器等

（74LS139）（74LS138）第七十三頁，共一百二十一頁，2022年，8月28日

二進制譯碼器的級聯(lián)

CascadingBinaryDecoders當(dāng)輸入變量數(shù)n大于器件的輸入變量數(shù)時，可以用多個二進制譯碼器的級聯(lián)來實現(xiàn)。(用三個2-4譯碼器完成一個3-8譯碼器)數(shù)字邏輯華南理工大學(xué)出版社第七十四頁，共一百二十一頁，2022年，8月28日MSI二進制譯碼器應(yīng)用舉例(DecoderApplications)

⒈用二進制譯碼器實現(xiàn)組合邏輯函數(shù)

因為n-2n二進制譯碼器的輸出對應(yīng)于n變量函數(shù)的2n個最小項，所以可以借用此器件來實現(xiàn)任何組合邏輯函數(shù)?！纠?1】試用一塊74LS138實現(xiàn)下列邏輯函數(shù)。解：根據(jù)3：8線譯碼器的功能，已知譯碼器正常工作時，滿足：；其中mi為最小項，i的取值是由0→7，即每個輸出僅僅包含量一個最小項。所示變換上式得：設(shè)置譯碼器使能端G1=1，。將函數(shù)輸入變量A，B，C分別接至譯碼器輸入端A2，A1，A0，實現(xiàn)函數(shù)F1，F(xiàn)2的連接圖如圖3-26所示。數(shù)字邏輯華南理工大學(xué)出版社第七十五頁，共一百二十一頁，2022年，8月28日二-十進制譯碼器

該譯碼器共有4個輸入端和10個輸出端，是4：10線譯碼器。二—十進制譯碼邏輯圖

邏輯表達式

數(shù)字邏輯華南理工大學(xué)出版社第七十六頁，共一百二十一頁，2022年，8月28日二-十進制譯碼器(真值表)

序號輸入輸出A3A2A1A0000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110偽碼101011111111111011111111111111001111111111110111111111111110111111111111111111111111數(shù)字邏輯華南理工大學(xué)出版社第七十七頁，共一百二十一頁，2022年，8月28日數(shù)字顯示譯碼器

能實現(xiàn)顯示功能的譯碼器稱為數(shù)字顯示譯碼器。通常由譯碼器、驅(qū)動器、顯示器等部分組成。

常見的七段數(shù)字顯示器有半導(dǎo)體數(shù)碼管（LED）和液晶數(shù)碼管（LCD）

數(shù)字邏輯華南理工大學(xué)出版社第七十八頁，共一百二十一頁，2022年，8月28日七段數(shù)字顯示器原理

數(shù)碼管及其接法

第七十九頁，共一百二十一頁，2022年，8月28日集成七段數(shù)字顯示譯碼器74LS48

數(shù)字邏輯華南理工大學(xué)出版社第八十頁，共一百二十一頁，2022年，8月28日3.4.3編碼器Encoders在數(shù)字系統(tǒng)中，要對所處理的信息或數(shù)據(jù)賦予二進二代碼，稱為編碼

當(dāng)譯碼器的輸出編碼位數(shù)少于輸入編碼位數(shù)時，這種器件稱為編碼器。約束條件：同一時刻只能有一個輸入端有效。目前經(jīng)常使用的編碼器有：普通編碼器和優(yōu)先編碼器兩大類。

數(shù)字邏輯華南理工大學(xué)出版社上面的譯碼器實現(xiàn)的是多對一的譯碼，而編碼器則是一對多的譯碼第八十一頁，共一百二十一頁，2022年，8月28日普通編碼器第八十二頁，共一百二十一頁，2022年，8月28日普通編碼器第八十三頁，共一百二十一頁，2022年，8月28日普通編碼器輸入輸出BCD碼十進制D3D2D1D0I00000I10001I20010I30011I40100I50101I60110I70111I81000I91001由真值表可以寫出BCD碼輸出函數(shù)表達式D3=I8+I9D2=I4+I5+I6+I7D1=I2+I3+I6+I7D0=I1+I3+I5+I7+I9第八十四頁，共一百二十一頁，2022年，8月28日二、優(yōu)先權(quán)編碼器PriorityEncoders如果在任一時刻，允許2n個部件中有多個器件同時提出請求，則2n–n二進制編碼器產(chǎn)生的n位編碼必定有重復(fù)，而不能與輸入請求的條件一一對應(yīng)了。為此，應(yīng)對輸入端進行優(yōu)先權(quán)分配，使編碼器僅響應(yīng)請求中優(yōu)先權(quán)最高的有效輸入端，并產(chǎn)生相應(yīng)的輸出編碼。這種具有指定輸入端優(yōu)先權(quán)順序的編碼器。稱為優(yōu)先權(quán)編碼器。數(shù)字邏輯華南理工大學(xué)出版社第八十五頁，共一百二十一頁，2022年，8月28日優(yōu)先編碼器不同于普通編碼器：它允許多個輸入線上同時有信號。如何解決混亂？答：按優(yōu)先順序進行排隊，僅對優(yōu)先級別最高的輸入信號編碼。第八十六頁，共一百二十一頁，2022年，8月28日優(yōu)先編碼器SAAAASAEX第八十七頁，共一百二十一頁，2022年，8月28日第八十八頁，共一百二十一頁，2022年，8月28日第八十九頁，共一百二十一頁，2022年，8月28日集成優(yōu)先編碼器8：3優(yōu)先編碼器74LS148（二進制優(yōu)先編碼器）第九十頁，共一百二十一頁，2022年，8月28日74147（二～十進制優(yōu)先編碼器）第九十一頁，共一百二十一頁，2022年，8月28日優(yōu)先編碼器【例15】設(shè)計十進制數(shù)字鍵盤的編碼邏輯第九十二頁，共一百二十一頁，2022年，8月28日二、編碼器的級聯(lián)若需要輸入端n>8的編碼器，則可用多片74LS148級聯(lián)起來。如用2片74LS148級聯(lián)成的16-4優(yōu)先權(quán)編碼器。數(shù)字邏輯華南理工大學(xué)出版社第九十三頁，共一百二十一頁，2022年，8月28日三、編碼器應(yīng)用舉例在多處理器系統(tǒng)中，需對各處理器爭用總線作出仲裁。為提高仲裁速度，通常采用并行優(yōu)先權(quán)仲裁方式。在爭用總線的各處理器進行優(yōu)先權(quán)分配后，通過優(yōu)先權(quán)編碼器和譯碼器進行裁決。鍵盤編碼系統(tǒng)數(shù)字邏輯華南理工大學(xué)出版社第九十四頁，共一百二十一頁，2022年，8月28日數(shù)據(jù)選擇器（MUX）數(shù)據(jù)選擇器又稱多路選擇器Multiplexers，是一個數(shù)字關(guān)，可以從n路源數(shù)據(jù)中選擇一路送至輸出端。

數(shù)據(jù)選擇器有2n根輸入線、n根選擇線和1根輸出線，根據(jù)n個選擇變量的不同代碼組合，來選擇2n個不同的輸入

數(shù)字邏輯華南理工大學(xué)出版社常用的數(shù)值選擇器有：2選1，4選1，8選1，16選1第九十五頁，共一百二十一頁，2022年，8月28日1、2選1數(shù)據(jù)選擇器數(shù)字邏輯華南理工大學(xué)出版社A0D0D1YA0D1D0YA0Y0D01D1第九十六頁，共一百二十一頁，2022年，8月28日2、4選1數(shù)據(jù)選擇器數(shù)字邏輯華南理工大學(xué)出版社數(shù)據(jù)輸入端（D0，D1，D2，D3）：四路輸入數(shù)據(jù)。

數(shù)據(jù)輸出端（Y）：一路輸出數(shù)據(jù)。

地址輸入端（S0，S1）：用于輸入選擇控制第九十七頁，共一百二十一頁，2022年，8月28日3、多路選擇器輸出邏輯表達式從n組數(shù)據(jù)源中選擇哪一組源數(shù)據(jù)傳送到輸出端，由選擇輸入端的輸入值S決定。

S與n的關(guān)系為：n=2s(或S=log2n)S位選擇信號有2s種組合(即最小項)。每一種組合對應(yīng)選擇n(=2s)組輸入源數(shù)據(jù)中的一組。邏輯表達式為：i=0n-1KY=∑EN·mi·KDiK=1，2，…，b式中：KY為輸出位，KDi是第i組輸入源數(shù)據(jù)的第

K位，mi是S位選擇輸入變量的最小項。數(shù)字邏輯華南理工大學(xué)出版社第九十八頁，共一百二十一頁，2022年，8月28日多路選擇器的原理圖&ENKD0KD1KDn-1S-n二進制譯碼器Sm0m1mn-1KY

輸入選擇&&≥

1數(shù)字邏輯華南理工大學(xué)出版社第九十九頁，共一百二十一頁，2022年，8月28日4、標(biāo)準(zhǔn)的中規(guī)模多路選擇器⒈8選1多路選擇器74LS151⒉4組2選1多路選擇器74LS157⒊2組4選1多路選擇器74LS153具有三態(tài)輸出的多路選擇器，當(dāng)其使能輸入無效時，將強制輸出端處于高阻抗。有三態(tài)輸出端的多路選擇器的輸出端可以直接連接在一起（不需要或門連接），使得用這種器件可以方便第組成更大的多路選擇器MUX

常用的這種器件有74LS251，74LS253和74LS257等。⒋三態(tài)輸出多路選擇器數(shù)字邏輯華南理工大學(xué)出版社第一百頁，共一百二十一頁，2022年，8月28日第一百零一頁，共一百二十一頁，2022年，8月28日多路選擇器的擴展

ExpandingMultiplexers1.使用無三態(tài)輸出的多路選擇器及譯碼器⒉使用三態(tài)輸出的多路選擇器及譯碼器⒊采用多級MUX的樹形結(jié)構(gòu)將多路選擇器MUX分級連接，低一級(前一級)MUX的輸出作為其高一級(后一級)MUX的數(shù)據(jù)輸入用選擇輸入信號的低位控制低一級MUX，高位控制高一級MUX各級的使能輸入可以同一控制數(shù)字邏輯華南理工大學(xué)出版社第一百零二頁，共一百二十一頁，2022年，8月28日擴展舉例

【例23】試用兩片4選1數(shù)據(jù)選擇器連接成8選1的數(shù)據(jù)選擇器。解：根據(jù)4選1和8選1的數(shù)據(jù)選擇器的原理，利用選通端進行通道擴展，由兩片4選1構(gòu)成8選1的數(shù)據(jù)選擇器的連接圖如圖3-36所示。其中相當(dāng)于是A2。8選1的數(shù)據(jù)選擇器

數(shù)字邏輯華南理工大學(xué)出版社第一百零三頁，共一百二十一頁，2022年，8月28日用多路選擇器實現(xiàn)任意組合邏輯函數(shù)

【例25】用8選1數(shù)據(jù)選擇器實現(xiàn)函數(shù)解：由函數(shù)式變換成標(biāo)準(zhǔn)最小項和式：函數(shù)式中只有A、B和C三個邏輯變量，將它們依次接到數(shù)據(jù)選擇器的選擇輸入端，數(shù)據(jù)輸入端依次接0、1、1、1、1、1、1、0，這樣輸出端就是邏輯函數(shù)F，如圖3-38所示。數(shù)字邏輯華南理工大學(xué)出版社第一百零四頁，共一百二十一頁，2022年，8月28日數(shù)據(jù)分配器數(shù)據(jù)分配器（Demultiplexers，簡稱DMUX）也稱多路分配器。功能正好與數(shù)據(jù)選擇器相反，是一種單路輸入，多路輸出的邏輯構(gòu)件。通常數(shù)據(jù)分配器有1根輸入線、n根選擇線和2n根輸出線。

數(shù)字邏輯華南理工大學(xué)出版社第一百零五頁，共一百二十一頁，2022年，8月28日1、將譯碼器作為數(shù)據(jù)分配器(Demultiplexers)⑴數(shù)據(jù)分配器工作原理⑵用二進制譯碼器作為數(shù)據(jù)分配器數(shù)據(jù)分配器也可以看作