2023年可編程邏輯器件實(shí)驗(yàn)報(bào)告完整版

2023秋《可編程邏輯器件》課程設(shè)計(jì)報(bào)告報(bào)告題目:數(shù)字鐘實(shí)驗(yàn)報(bào)告姓名學(xué)號(hào)郵箱成績(jī)組長(zhǎng)成員?設(shè)計(jì)內(nèi)容概述功能概述:一個(gè)具有計(jì)秒、計(jì)分、復(fù)位的數(shù)字鐘,數(shù)字鐘從0開始計(jì)時(shí)，計(jì)滿60秒后自動(dòng)清零，分鐘加1,最大計(jì)時(shí)顯示59分5９秒。用A7按鍵作為系統(tǒng)時(shí)鐘復(fù)位，復(fù)位后所有顯示0000,重新開始計(jì)時(shí)。1．2輸入輸出接口:ＮＥT＂clk"LOC="B8＂;NＥT"duｌa［０]"LＯC=＂L14";ＮET＂ｄulａ[1]"LOＣ="H１2";NＥT"dula［2]"LOC＝"N14";NＥT"dｕla[3]"LOC="N１1"；NＥT＂dｕla[４]＂LOC="P1２"；NEＴ＂dｕla[5]＂LＯC=＂Ｌ13";NET"ｄula［6]"ＬOＣ="M12"；NＥT"dulａ[7]"LOＣ=＂N１3";NＥＴ"ｒｓt"LOC="A7"；NET＂wｅla［０］"LOC=＂F12";NET"ｗela［1］＂LOC="J1２";NET＂wｅｌａ[2］"LOC＝"M１3＂;ＮEＴ"wｅla［3]"LOC="Ｋ14";系統(tǒng)框圖及模塊劃分采用自頂向下分層設(shè)計(jì)思想的大約設(shè)計(jì)示意圖如下：計(jì)時(shí)器秒計(jì)數(shù) 分計(jì)數(shù)動(dòng)態(tài)顯示6０進(jìn)制成員任務(wù)劃分 １:負(fù)責(zé)本課題的開展，組織,協(xié)調(diào)及任務(wù)分派與安排問題,查找課題相關(guān)資料,完畢主程序，及接口控制文獻(xiàn)的編寫。2:完畢分頻器模塊的程序編寫,以及最后的報(bào)告整理。3:查找課題相關(guān)資料,參與子程序計(jì)數(shù)器模塊的編寫。4：完畢數(shù)碼管部分程序的編寫,并完畢程序的仿真及測(cè)試。張?各模塊具體設(shè)計(jì)模塊1:分頻器功能:分頻器，能將高頻脈沖變換為低頻脈沖，它可由觸發(fā)器以及計(jì)數(shù)器來完畢。由于一個(gè)觸發(fā)器就是一個(gè)二分頻器,N個(gè)觸發(fā)器就是２N個(gè)分頻器。假如用計(jì)數(shù)器作分頻器,就要按進(jìn)制數(shù)進(jìn)行分頻。例如十進(jìn)制計(jì)數(shù)器就是十分頻器,M進(jìn)制計(jì)數(shù)器就為Ｍ分頻器。一般使用的石英晶體振蕩器頻率為3２76８HＺ，要想用該振蕩器得到一個(gè)頻率為1ＨZ的秒脈沖信號(hào)，就需要用分頻器進(jìn)行分頻，分頻器的個(gè)數(shù)為2N=３27６8HZ,N＝1５即有１5個(gè)分頻器。這樣就將一個(gè)頻率為3２7６８ＨZ的振蕩信號(hào)減少為１HZ的計(jì)時(shí)信號(hào),這樣就滿足了計(jì)時(shí)規(guī)律的需求:60秒=1分鐘,60分=1小時(shí)。輸入輸出接口定義模塊1輸入輸出接口定義信號(hào)名稱方向位寬說明rclｋiｎ１系統(tǒng)時(shí)鐘rstin１系統(tǒng)復(fù)位信號(hào),低有效dclkoｕｔ1分頻輸出模塊具體設(shè)計(jì)思緒：分頻器模塊用ｖerｉlog語(yǔ)言實(shí)現(xiàn)采用“計(jì)數(shù)-翻轉(zhuǎn)”的方法。在模塊中,當(dāng)計(jì)數(shù)變量計(jì)數(shù)至某一值n時(shí)輸出信號(hào)翻轉(zhuǎn)一次,如此循環(huán),便可以輸出占空比為50%的方波信號(hào),設(shè)計(jì)程序?yàn)?ｍｏdｕleDIＶ_ＦＲＥ( ?rｃlk,??dｃｌk，? rst）; iｎpuｔｒcｌk; iｎpｕtrｓｔ；?ｏｕtｐuｔｄｃｌｋ; regdclk; ｐａrａｍeterDIＶ=50； reｇ[２５:0]ｂuff=26'ｄ0; alwaｙｓ＠（posｅdgerclkoｒpoｓｅｄgerst) begｉn? iｆ（rｓt)? bｅgin?? buff<=0;?? ｄcｌｋ<=０; eｎd??eｌｓe ?bｅgin ??if(bｕｆf==DＩV－1) bｅgｉn bufｆ<＝０；? ??dclk＜=1; ??end ? eｌｓe ｂegｉn? ?dclk<=0;????buff<=buff+1; ?eｎd end ｅndEnｄmｏｄｕle模塊２：計(jì)數(shù)器功能：計(jì)時(shí)器涉及分計(jì)數(shù)、秒計(jì)數(shù),其中秒計(jì)數(shù)變化的頻率和1Hz時(shí)鐘信號(hào)的頻率是同樣的。在時(shí)鐘運(yùn)營(yíng)的過程中有幾個(gè)時(shí)間節(jié)點(diǎn)是需要特別注意的:59秒、5９分59秒,這兩個(gè)時(shí)刻將會(huì)產(chǎn)生進(jìn)位,5９分59秒這個(gè)時(shí)刻時(shí)間將會(huì)歸零，只要注意這幾個(gè)時(shí)刻的判斷并采用相應(yīng)的措施便可完畢正常的計(jì)數(shù)。模塊2輸入輸出接口定義信號(hào)名稱方向位寬說明ｃlkin1系統(tǒng)時(shí)鐘ｒstiｎ1系統(tǒng)復(fù)位信號(hào),低有效nｕmout１計(jì)數(shù)輸出模塊具體設(shè)計(jì)思緒：本設(shè)計(jì)中計(jì)時(shí)器模塊完全采用verilｏg語(yǔ)言描述，計(jì)時(shí)器的基本原理是運(yùn)用兩個(gè)模60計(jì)數(shù)器,串連工作,同時(shí)采用一個(gè)時(shí)鐘統(tǒng)一控制。其程序如下:mｏduleｃoｕｎter_nｕm(? cｌｋ,? num, ?rst）; iｎputｃｌk;?inpｕtｒｓt; outpuｔ[3：0]ｎｕm；?reｇ[3:0]ｎｕm=4＇d０; paramｅtｅｒＣOUNTER=10;??initial?begin?num＝4＇d0;?eｎd ?aｌways@（posｅdgecｌkorposedgerst)?begｉn? if(rst) ｂegin num＜＝４'d0；??eｎd ?elsｅ ?begｉｎ? ?if（nｕm＝＝COUＮTＥR-1）???num<＝4'ｄ0； else ??num<=nｕm＋1;? ｅnｄ enｄEｎdｍｏｄｕle模塊３：數(shù)碼管功能:動(dòng)態(tài)顯示時(shí)間數(shù)據(jù)，前兩位表達(dá)分,后兩位表達(dá)秒。4．3.2設(shè)計(jì)思緒：動(dòng)態(tài)顯示4位數(shù)據(jù)時(shí),需要一個(gè)4選1數(shù)據(jù)選擇器、一個(gè)16選4數(shù)據(jù)選擇器,和一個(gè)7段顯示譯碼器協(xié)調(diào)工作。4選１數(shù)據(jù)選擇器的作用是選擇點(diǎn)亮的數(shù)碼管,16選4數(shù)據(jù)選擇器的作用是選擇相應(yīng)數(shù)碼管應(yīng)當(dāng)輸出的數(shù)據(jù),7段顯示譯碼器的作用是對(duì)BＣD碼進(jìn)行譯碼,便于數(shù)碼管顯示。分為控制部分和計(jì)數(shù)部分?？刂颇K：moｄulｅdigit＿ｎuｍ_fluｉd_diｓplay_4bit（? clk， nuｍ0，? nｕm1, nuｍ2,??ｎum3, ?ｗela, ｄula, rｓｔ)； iｎｐutcｌk；?iｎpuｔrsｔ;?input[3:０]nｕm0;?input[３:0]nuｍ1; ｉnｐｕｔ[3:０]ｎum2； ｉnpｕt［3:０]num３;?ouｔpｕt[3：0]ｗelａ;?ｏutｐut[７：０]dula;?ｗire[3:0］nｕm; reg[３:0］ｎum＿bｕfｆ; wire[1:0］pos; reg［１:0］pos_bｕff; reg［1：０］ｉ＝2'ｂ0; ?assigｎｎum=ｎuｍ_buff; ａsｓignｐos=pos_ｂuff;??digｉt_led_ｄisｐｌａy＿1ｂitｌed_disｐlaｙ(.cｌk(ｃlk),.num(nｕm),．pｏｓ(pｏs)，.dｕla(dula),．ｗeｌa(ｗela）); alｗays@(posedgeclkoｒpoｓｅdgｅrst) ｂｅgｉn??if（rｓｔ) ?ｂｅgiｎ???i<=2＇b０0; poｓ_buff<=２'b00; ?num_buff＜=0; ?eｎｄ??else? begｉn ? case(ｉ)? ２＇b0０:??? begin???? pｏs_buｆｆ<=2'b０0;? ??ｎum_buｆｆ<=num0;?? ?end ???２'b０1： ???ｂｅgin?? pos_bｕff<=2＇b01； ? nｕm_bufｆ＜=num1; ???end ???２'b10：? ??beｇｉn ? ｐos_ｂuff<=2＇b10;? num＿buff＜＝nｕm２; ???ｅnd ２'b1１： ?bｅgiｎ?????pｏs_buff＜＝２＇ｂ11; nｕm＿bufｆ<=num3;? ??ｅnd ?ｅndcase? i＜=i+1; ｅnd enｄendmodｕle計(jì)數(shù)模塊：moduledigit_leｄ_diｓｐlay_1bit(/／displayｄigiｔled１bｉt?clｋ，//cｌkoｆｒefresｈ?ｎum，／/tｈeｎuｍｔoｄisplay?pos,//ｔhepositｉon?dｕla,//duanbianma welａ);?inputclk;?ｉnｐｕt[３:０]num； input［1：0]pos;?oｕtpuｔ[７:０]ｄuｌａ； output[3:0]wela;?reｇ[７:０］ｄuｌa=8'ｂ１１１1＿1１１1;?reｇ[３:0]ｗela＝４'b１111；?paramｅter[7:0]num_0=8'ｂ１1００_0000， ? ? num_1=8＇b11１1＿１001， ?? num_2=8＇b10１０_０１00,? num_3=8'b１0１１_0００0， ????ｎum_４=8'b10０1_1001, ?num_5=8＇b1001_００10，? ????num_6=８'b1０00_00１0, ? nｕm＿7=8'b1１1１_1000, ?? ?nｕｍ_8=8'b10００＿００00,?? ??num_9=8'b１０01_０000； alwａｙｓ@(posｅdgｅclk) ｂegin ?cａse（ｐｏs) ??２'ｂ0０：weｌa<=4＇b11１0; ? 2'b01:wela＜=4'ｂ110１;? ?2＇b10：wela<=４'b1０11； 2＇b１１:weｌa<=4＇b0１11; ｅndｃaｓe ?ｃase（ｎum) ??４＇b0０0０:dulａ<=num＿０; ? 4'b00０１:dula<=ｎｕｍ_１；? ?4'b0010:duｌa<=num_2; ?４＇b0011:dulａ＜＝ｎum_3;???４＇b０10０:dulａ<=num＿4;? 4＇b0101:duｌa<=num_5; ? 4'ｂ0110:dulａ<=nuｍ_6;?? 4'b0111：duｌa<=num_7；?? 4'ｂ１000:dｕｌa<=ｎｕm_8；?? 4'b１0０1：dula<=num＿9； ?endｃａse endEnｄmodule仿真與測(cè)試及實(shí)驗(yàn)結(jié)果：測(cè)試文獻(xiàn):moduｌｅtｅｓｔcｌock;?／／Ｉnpuｔｓ ｒegｃｌｋ; regｒst;?//Ouｔpｕtｓ?wirｅ[7:0］ｄula;?wｉｒe[3:0]ｗeｌa; ／／InstａntiaｔeｔheUnitＵｎdeｒTｅst（UUT)?cｌockuuｔ(? ．ｃlk（ｃｌk),? .ｄula（dｕｌa), ?.wｅｌa(weｌa), ?.ｒst(ｒst)）;?initiaｌbegin ?／／InｉtｉaliｚｅInｐuts cｌk＝0；??rst=1;? //Waiｔ100nｓfoｒglobalresｅｔtｏfinｉsh #1０0;??ｒsｔ=１'b0； ／/Ａｄdstimulｕshere eｎd?always#5ｃｌｋ=～cｌk;eｎdmodule仿真時(shí)序圖:實(shí)驗(yàn)結(jié)果:在實(shí)驗(yàn)板上顯示如下：59分08秒：0分1秒:1８分04秒：課程設(shè)計(jì)總結(jié)及設(shè)計(jì)心得通過本次設(shè)計(jì),學(xué)習(xí)了ＦPGA的知識(shí)，對(duì)ＦPＧA的應(yīng)用有了一定的結(jié)識(shí)，本次設(shè)計(jì)的重要工作和成果如下1、在學(xué)習(xí)了verilong語(yǔ)言的基礎(chǔ)上,能地運(yùn)用veriｌong語(yǔ)言進(jìn)行電路設(shè)計(jì)。2、運(yùn)用自頂向下的設(shè)計(jì)思想,對(duì)計(jì)時(shí)器各個(gè)功能模塊進(jìn)行分解設(shè)計(jì)。3、進(jìn)行仿真驗(yàn)證了整個(gè)模塊功能的對(duì)的性。4、將各個(gè)模塊連接,組成一個(gè)系統(tǒng)，并在不斷調(diào)試中發(fā)現(xiàn)問題,并及時(shí)解決。５、在實(shí)驗(yàn)板上形成計(jì)時(shí)器的完整作品。個(gè)人心得：1：在本次實(shí)驗(yàn)的過程中我也有過挫折有不太清楚明了的地方，但是我并沒有氣餒，碰到困難我總是先自己尋找失敗的因素,仔細(xì)的檢查分析,請(qǐng)教同學(xué)、請(qǐng)教老師。在這一過程中我對(duì)ＦPGA的掌握有了更進(jìn)一步的見解,我和我的成員分工合作,各自完畢自己的模塊,大家互相學(xué)習(xí)，互相提高。我相信自己定能在以后的實(shí)驗(yàn)課中能學(xué)到更多方面的知識(shí),成為一個(gè)全面發(fā)展的學(xué)踐型學(xué)生。２:通過參與這次實(shí)驗(yàn),我學(xué)到了很多東西,一方面我通過聽老師講述、查閱書本、網(wǎng)絡(luò)等多種渠道學(xué)習(xí)了FPGA的知識(shí)。在學(xué)習(xí)的過程中,我既體會(huì)到了學(xué)習(xí)的樂趣,又提高了合作能力,還懂得了對(duì)于我們?cè)谧鍪逻^程中發(fā)現(xiàn)的問題要冷靜的思考，不要盲目的進(jìn)行。在這次設(shè)計(jì)過程中所得到的體會(huì)，在過去是沒有過的,在書本中是也是無法找到的。我以后將更努力的學(xué)習(xí)這方面的知識(shí)。３:在學(xué)習(xí)FPGA的整個(gè)過程中，我建立起對(duì)FPGA學(xué)習(xí)的愛好,碰到困難時(shí)要敢于面對(duì)它，并想辦法解決。要對(duì)數(shù)字系統(tǒng)設(shè)計(jì)有比較全面的把握，如寄存器、內(nèi)存、計(jì)數(shù)器、ＤSＰ等，盡力拓寬自己的知識(shí)面，比如數(shù)字電路、高速時(shí)鐘系統(tǒng)、電路工藝方面及系統(tǒng)設(shè)計(jì)等。結(jié)合具體項(xiàng)目進(jìn)行設(shè)計(jì)開發(fā)應(yīng)用，這樣才干有一個(gè)明確的進(jìn)步方向。嘗