2023年可編程邏輯器件實驗報告完整版

2023秋《可編程邏輯器件》課程設(shè)計報告報告題目:數(shù)字鐘實驗報告姓名學號郵箱成績組長成員?設(shè)計內(nèi)容概述功能概述:一個具有計秒、計分、復位的數(shù)字鐘,數(shù)字鐘從0開始計時，計滿60秒后自動清零，分鐘加1,最大計時顯示59分5９秒。用A7按鍵作為系統(tǒng)時鐘復位，復位后所有顯示0000,重新開始計時。1．2輸入輸出接口:ＮＥT＂clk"LOC="B8＂;NＥT"duｌa［０]"LＯC=＂L14";ＮET＂ｄulａ[1]"LOＣ="H１2";NＥT"dula［2]"LOC＝"N14";NＥT"dｕla[3]"LOC="N１1"；NＥT＂dｕla[４]＂LOC="P1２"；NEＴ＂dｕla[5]＂LＯC=＂Ｌ13";NET"ｄula［6]"ＬOＣ="M12"；NＥT"dulａ[7]"LOＣ=＂N１3";NＥＴ"ｒｓt"LOC="A7"；NET＂wｅla［０］"LOC=＂F12";NET"ｗela［1］＂LOC="J1２";NET＂wｅｌａ[2］"LOC＝"M１3＂;ＮEＴ"wｅla［3]"LOC="Ｋ14";系統(tǒng)框圖及模塊劃分采用自頂向下分層設(shè)計思想的大約設(shè)計示意圖如下：計時器秒計數(shù) 分計數(shù)動態(tài)顯示6０進制成員任務(wù)劃分 １:負責本課題的開展，組織,協(xié)調(diào)及任務(wù)分派與安排問題,查找課題相關(guān)資料,完畢主程序，及接口控制文獻的編寫。2:完畢分頻器模塊的程序編寫,以及最后的報告整理。3:查找課題相關(guān)資料,參與子程序計數(shù)器模塊的編寫。4：完畢數(shù)碼管部分程序的編寫,并完畢程序的仿真及測試。張?各模塊具體設(shè)計模塊1:分頻器功能:分頻器，能將高頻脈沖變換為低頻脈沖，它可由觸發(fā)器以及計數(shù)器來完畢。由于一個觸發(fā)器就是一個二分頻器,N個觸發(fā)器就是２N個分頻器。假如用計數(shù)器作分頻器,就要按進制數(shù)進行分頻。例如十進制計數(shù)器就是十分頻器,M進制計數(shù)器就為Ｍ分頻器。一般使用的石英晶體振蕩器頻率為3２76８HＺ，要想用該振蕩器得到一個頻率為1ＨZ的秒脈沖信號，就需要用分頻器進行分頻，分頻器的個數(shù)為2N=３27６8HZ,N＝1５即有１5個分頻器。這樣就將一個頻率為3２7６８ＨZ的振蕩信號減少為１HZ的計時信號,這樣就滿足了計時規(guī)律的需求:60秒=1分鐘,60分=1小時。輸入輸出接口定義模塊1輸入輸出接口定義信號名稱方向位寬說明rclｋiｎ１系統(tǒng)時鐘rstin１系統(tǒng)復位信號,低有效dclkoｕｔ1分頻輸出模塊具體設(shè)計思緒：分頻器模塊用ｖerｉlog語言實現(xiàn)采用“計數(shù)-翻轉(zhuǎn)”的方法。在模塊中,當計數(shù)變量計數(shù)至某一值n時輸出信號翻轉(zhuǎn)一次,如此循環(huán),便可以輸出占空比為50%的方波信號,設(shè)計程序為:ｍｏdｕleDIＶ_ＦＲＥ( ?rｃlk,??dｃｌk，? rst）; iｎpuｔｒcｌk; iｎpｕtrｓｔ；?ｏｕtｐuｔｄｃｌｋ; regdclk; ｐａrａｍeterDIＶ=50； reｇ[２５:0]ｂuff=26'ｄ0; alwaｙｓ＠（posｅdgerclkoｒpoｓｅｄgerst) begｉn? iｆ（rｓt)? bｅgin?? buff<=0;?? ｄcｌｋ<=０; eｎd??eｌｓe ?bｅgin ??if(bｕｆf==DＩV－1) bｅgｉn bufｆ<＝０；? ??dclk＜=1; ??end ? eｌｓe ｂegｉn? ?dclk<=0;????buff<=buff+1; ?eｎd end ｅndEnｄmｏｄｕle模塊２：計數(shù)器功能：計時器涉及分計數(shù)、秒計數(shù),其中秒計數(shù)變化的頻率和1Hz時鐘信號的頻率是同樣的。在時鐘運營的過程中有幾個時間節(jié)點是需要特別注意的:59秒、5９分59秒,這兩個時刻將會產(chǎn)生進位,5９分59秒這個時刻時間將會歸零，只要注意這幾個時刻的判斷并采用相應(yīng)的措施便可完畢正常的計數(shù)。模塊2輸入輸出接口定義信號名稱方向位寬說明ｃlkin1系統(tǒng)時鐘ｒstiｎ1系統(tǒng)復位信號,低有效nｕmout１計數(shù)輸出模塊具體設(shè)計思緒：本設(shè)計中計時器模塊完全采用verilｏg語言描述，計時器的基本原理是運用兩個模60計數(shù)器,串連工作,同時采用一個時鐘統(tǒng)一控制。其程序如下:mｏduleｃoｕｎter_nｕm(? cｌｋ,? num, ?rst）; iｎputｃｌk;?inpｕtｒｓt; outpuｔ[3：0]ｎｕm；?reｇ[3:0]ｎｕm=4＇d０; paramｅtｅｒＣOUNTER=10;??initial?begin?num＝4＇d0;?eｎd ?aｌways@（posｅdgecｌkorposedgerst)?begｉn? if(rst) ｂegin num＜＝４'d0；??eｎd ?elsｅ ?begｉｎ? ?if（nｕm＝＝COUＮTＥR-1）???num<＝4'ｄ0； else ??num<=nｕm＋1;? ｅnｄ enｄEｎdｍｏｄｕle模塊３：數(shù)碼管功能:動態(tài)顯示時間數(shù)據(jù)，前兩位表達分,后兩位表達秒。4．3.2設(shè)計思緒：動態(tài)顯示4位數(shù)據(jù)時,需要一個4選1數(shù)據(jù)選擇器、一個16選4數(shù)據(jù)選擇器,和一個7段顯示譯碼器協(xié)調(diào)工作。4選１數(shù)據(jù)選擇器的作用是選擇點亮的數(shù)碼管,16選4數(shù)據(jù)選擇器的作用是選擇相應(yīng)數(shù)碼管應(yīng)當輸出的數(shù)據(jù),7段顯示譯碼器的作用是對BＣD碼進行譯碼,便于數(shù)碼管顯示。分為控制部分和計數(shù)部分?？刂颇K：moｄulｅdigit＿ｎuｍ_fluｉd_diｓplay_4bit（? clk， nuｍ0，? nｕm1, nuｍ2,??ｎum3, ?ｗela, ｄula, rｓｔ)； iｎｐutcｌk；?iｎpuｔrsｔ;?input[3:０]nｕm0;?input[３:0]nuｍ1; ｉnｐｕｔ[3:０]ｎum2； ｉnpｕt［3:０]num３;?ouｔpｕt[3：0]ｗelａ;?ｏutｐut[７：０]dula;?ｗire[3:0］nｕm; reg[３:0］ｎum＿bｕfｆ; wire[1:0］pos; reg［１:0］pos_bｕff; reg［1：０］ｉ＝2'ｂ0; ?assigｎｎum=ｎuｍ_buff; ａsｓignｐos=pos_ｂuff;??digｉt_led_ｄisｐｌａy＿1ｂitｌed_disｐlaｙ(.cｌk(ｃlk),.num(nｕm),．pｏｓ(pｏs)，.dｕla(dula),．ｗeｌa(ｗela）); alｗays@(posedgeclkoｒpoｓｅdgｅrst) ｂｅgｉn??if（rｓｔ) ?ｂｅgiｎ???i<=2＇b０0; poｓ_buff<=２'b00; ?num_buff＜=0; ?eｎｄ??else? begｉn ? case(ｉ)? ２＇b0０:??? begin???? pｏs_buｆｆ<=2'b０0;? ??ｎum_buｆｆ<=num0;?? ?end ???２'b０1： ???ｂｅgin?? pos_bｕff<=2＇b01； ? nｕm_bufｆ＜=num1; ???end ???２'b10：? ??beｇｉn ? ｐos_ｂuff<=2＇b10;? num＿buff＜＝nｕm２; ???ｅnd ２'b1１： ?bｅgiｎ?????pｏs_buff＜＝２＇ｂ11; nｕm＿bufｆ<=num3;? ??ｅnd ?ｅndcase? i＜=i+1; ｅnd enｄendmodｕle計數(shù)模塊：moduledigit_leｄ_diｓｐlay_1bit(/／displayｄigiｔled１bｉt?clｋ，//cｌkoｆｒefresｈ?ｎum，／/tｈeｎuｍｔoｄisplay?pos,//ｔhepositｉon?dｕla,//duanbianma welａ);?inputclk;?ｉnｐｕt[３:０]num； input［1：0]pos;?oｕtpuｔ[７:０]ｄuｌａ； output[3:0]wela;?reｇ[７:０］ｄuｌa=8'ｂ１１１1＿1１１1;?reｇ[３:0]ｗela＝４'b１111；?paramｅter[7:0]num_0=8'ｂ１1００_0000， ? ? num_1=8＇b11１1＿１001， ?? num_2=8＇b10１０_０１00,? num_3=8'b１0１１_0００0， ????ｎum_４=8'b10０1_1001, ?num_5=8＇b1001_００10，? ????num_6=８'b1０00_00１0, ? nｕm＿7=8'b1１1１_1000, ?? ?nｕｍ_8=8'b10００＿００00,?? ??num_9=8'b１０01_０000； alwａｙｓ@(posｅdgｅclk) ｂegin ?cａse（ｐｏs) ??２'ｂ0０：weｌa<=4＇b11１0; ? 2'b01:wela＜=4'ｂ110１;? ?2＇b10：wela<=４'b1０11； 2＇b１１:weｌa<=4＇b0１11; ｅndｃaｓe ?ｃase（ｎum) ??４＇b0０0０:dulａ<=num＿０; ? 4'b00０１:dula<=ｎｕｍ_１；? ?4'b0010:duｌa<=num_2; ?４＇b0011:dulａ＜＝ｎum_3;???４＇b０10０:dulａ<=num＿4;? 4＇b0101:duｌa<=num_5; ? 4'ｂ0110:dulａ<=nuｍ_6;?? 4'b0111：duｌa<=num_7；?? 4'ｂ１000:dｕｌa<=ｎｕm_8；?? 4'b１0０1：dula<=num＿9； ?endｃａse endEnｄmodule仿真與測試及實驗結(jié)果：測試文獻:moduｌｅtｅｓｔcｌock;?／／Ｉnpuｔｓ ｒegｃｌｋ; regｒst;?//Ouｔpｕtｓ?wirｅ[7:0］ｄula;?wｉｒe[3:0]ｗeｌa; ／／InstａntiaｔeｔheUnitＵｎdeｒTｅst（UUT)?cｌockuuｔ(? ．ｃlk（ｃｌk),? .ｄula（dｕｌa), ?.wｅｌa(weｌa), ?.ｒst(ｒst)）;?initiaｌbegin ?／／InｉtｉaliｚｅInｐuts cｌk＝0；??rst=1;? //Waiｔ100nｓfoｒglobalresｅｔtｏfinｉsh #1０0;??ｒsｔ=１'b0； ／/Ａｄdstimulｕshere eｎd?always#5ｃｌｋ=～cｌk;eｎdmodule仿真時序圖:實驗結(jié)果:在實驗板上顯示如下：59分08秒：0分1秒:1８分04秒：課程設(shè)計總結(jié)及設(shè)計心得通過本次設(shè)計,學習了ＦPGA的知識，對ＦPＧA的應(yīng)用有了一定的結(jié)識，本次設(shè)計的重要工作和成果如下1、在學習了verilong語言的基礎(chǔ)上,能地運用veriｌong語言進行電路設(shè)計。2、運用自頂向下的設(shè)計思想,對計時器各個功能模塊進行分解設(shè)計。3、進行仿真驗證了整個模塊功能的對的性。4、將各個模塊連接,組成一個系統(tǒng)，并在不斷調(diào)試中發(fā)現(xiàn)問題,并及時解決。５、在實驗板上形成計時器的完整作品。個人心得：1：在本次實驗的過程中我也有過挫折有不太清楚明了的地方，但是我并沒有氣餒，碰到困難我總是先自己尋找失敗的因素,仔細的檢查分析,請教同學、請教老師。在這一過程中我對ＦPGA的掌握有了更進一步的見解,我和我的成員分工合作,各自完畢自己的模塊,大家互相學習，互相提高。我相信自己定能在以后的實驗課中能學到更多方面的知識,成為一個全面發(fā)展的學踐型學生。２:通過參與這次實驗,我學到了很多東西,一方面我通過聽老師講述、查閱書本、網(wǎng)絡(luò)等多種渠道學習了FPGA的知識。在學習的過程中,我既體會到了學習的樂趣,又提高了合作能力,還懂得了對于我們在做事過程中發(fā)現(xiàn)的問題要冷靜的思考，不要盲目的進行。在這次設(shè)計過程中所得到的體會，在過去是沒有過的,在書本中是也是無法找到的。我以后將更努力的學習這方面的知識。３:在學習FPGA的整個過程中，我建立起對FPGA學習的愛好,碰到困難時要敢于面對它，并想辦法解決。要對數(shù)字系統(tǒng)設(shè)計有比較全面的把握，如寄存器、內(nèi)存、計數(shù)器、ＤSＰ等，盡力拓寬自己的知識面，比如數(shù)字電路、高速時鐘系統(tǒng)、電路工藝方面及系統(tǒng)設(shè)計等。結(jié)合具體項目進行設(shè)計開發(fā)應(yīng)用，這樣才干有一個明確的進步方向。嘗