計算機組成原理第四章課件

第四章存儲器4.1概述4.2主存儲器4.3高速緩沖存儲器4.4輔助存儲器4.1概述一、存儲器分類1.按存儲介質分類

存儲介質是指能寄存“0”、“1”兩種代碼并能區(qū)別兩種狀態(tài)的物質或元器件。(1)半導體存儲器(2)磁表面存儲器(3)磁芯存儲器(4)光盤存儲器易失TTL、MOS磁頭、載磁體硬磁材料、環(huán)狀元件

激光在磁光材料上進行讀寫操作。非易失體積小、功耗低、存取時間短磁盤、磁帶(1)存取時間與物理地址無關（隨機訪問）順序存取存儲器（串行）磁帶4.12.按存取方式分類(2)存取時間與物理地址有關（串行訪問）隨機存儲器只讀存儲器直接存取存儲器先直接后串行磁盤在程序的執(zhí)行過程中可讀可寫在程序的執(zhí)行過程中只讀磁盤、磁帶、光盤高速緩沖存儲器（Cache）FlashMemory存儲器主存儲器輔助存儲器MROMPROMEPROMEEPROMRAMROM靜態(tài)RAM動態(tài)RAM3.按在計算機中的作用分類4.1高低小大快慢輔存寄存器緩存主存磁盤光盤磁帶光盤磁帶速度容量價格位／1.存儲器三個主要特性的關系二、存儲器的層次結構CPUCPU主機4.1緩存CPU主存輔存2.緩存主存層次和主存輔存層次10ns20ns200nsms4.1緩存-主存層次主要解決CPU和主存速度不匹配的問題，主存和緩存之間的數(shù)據調用是由硬件自動完成的。主存-輔存層次主要解決存儲系統(tǒng)的容量問題。主存和輔存之間的數(shù)據調用是由硬件和操作系統(tǒng)共同完成。緩存主存輔存主存虛擬存儲器虛地址邏輯地址實地址物理地址主存儲器（速度）（容量）1)指令地址碼訪問的地址為虛地址或邏輯地址。2)程序在執(zhí)行過程中真正能訪問到的地址為物理地址。4.2主存儲器一、概述1.主存的基本組成存儲體驅動器譯碼器MAR控制電路讀寫電路MDR....................地址總線數(shù)據總線讀寫2.主存和CPU的聯(lián)系MDRMARCPU主存讀數(shù)據總線地址總線寫4.2

高位字節(jié)地址為字地址低位字節(jié)地址為字地址字地址字節(jié)地址11109876543210840字節(jié)地址字地址4523014203.主存中存儲單元地址的分配4.2低地址存高字節(jié)(大端模式）低地址存低字節(jié)（小端模式）計算機系統(tǒng)可以按字（存儲字長）尋址，也可以按字節(jié)尋址。不同機器存儲字長不同，存儲字長取8的倍數(shù)。設地址線24根按字節(jié)尋址按字尋址若字長為16位按字尋址若字長為32位224=16M8M4M(2)存儲速度4.主存的技術指標(1)存儲容量存放二進制代碼的總數(shù)量

存儲器的訪問時間

存取時間4.2指啟動一次存儲器操作，到完成該操作所需要的全部時間。1)讀出時間指從存儲器接收到有效地址，到產生有效輸出所需要的全部時間。2)寫入時間是從存儲器接收到有效地址開始，到數(shù)據寫入被選中單元為止所需要的時間。(3)存儲器的帶寬

連續(xù)兩次獨立的存儲器操作（讀或寫）所需的最小間隔時間

位/秒

存取周期單位時間內存儲器存取的信息量。芯片容量二、半導體存儲芯片簡介1.半導體存儲芯片的基本結構譯碼驅動存儲矩陣讀寫電路1K×4位16K×1位8K×8位片選線讀/寫控制線地址線……數(shù)據線……地址線（單向）數(shù)據線（雙向）1041411384.21)譯碼驅動電路：把總線送來的地址信號翻譯成對應存儲單元的選擇信號，該信號在讀寫電路的配合下完成對備選中單元的讀/寫操作。2)讀寫電路：讀寫放大器和寫入電路3)控制線：讀寫控制線與片選線兩種。存儲芯片通過地址總線、數(shù)據總線和控制總線與外部連接。0,015,015,70,7

讀/寫控制電路

地址譯碼器

字線015…………16×8矩陣…………07D07D位線讀/寫選通A3A2A1A0……2.半導體存儲芯片的譯碼驅動方式(1)線選法（16×8存儲芯片）4.200000,00,7…0……07……D07D讀/寫選通A3A2A1A0A40,310,031,031,31

Y地址譯碼器

X地址譯碼器

32×32矩陣……A9I/OA8A7A56AY0Y31X0X31D讀/寫……(2)重合法（1K×1位）4.200000000000,00,31……I/OD0,0讀

靜態(tài)RAM用觸發(fā)器工作原理存儲信息，信息讀出后，仍保持其原狀態(tài)，不需要再生。

電源掉電時，原存儲信息丟失，故屬于易失性半導體存儲器。

基本單元單元由6個MOS管組成。三、隨機存取存儲器(RAM)1.靜態(tài)RAM(SRAM)(1)靜態(tài)RAM基本電路A′觸發(fā)器非端1T4T~觸發(fā)器5TT6、行開關7TT8、列開關7TT8、一列共用A

觸發(fā)器原端T1~T4T5T6T7T8A′A寫放大器寫放大器DIN寫選擇讀選擇DOUT讀放位線A位線A′列地址選擇行地址選擇T1~T4(2)靜態(tài)RAM芯片舉例存儲容量1K×4位......I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel21142.動態(tài)RAM(DRAM)

1）動態(tài)RAM基本單元電路有三管式和單管式。主要由MOS管和電容組成。2）利用電容存儲電荷的原理來寄存信息。

3）電容電荷一般只能維持1~2ms，電源不掉電，信息也丟失。4）需要對存儲單元進行動態(tài)再生和刷新。5）與靜態(tài)RAM比，集成度高，功耗低。DD預充電信號讀選擇線寫數(shù)據線寫選擇線讀數(shù)據線VCgT4T3T2T11(1)動態(tài)RAM基本單元電路讀出與原存信息相反讀出時數(shù)據線有電流為“1”數(shù)據線CsT字線DDV010110寫入與輸入信息相同寫入時CS充電為“1”放電為“0”T3T2T1T無電流有電流

(2)動態(tài)RAM刷新

1）刷新的過程就是將原存信息讀出，再由刷新放大器形成原信息并重新寫入的再生過程。

2）動態(tài)RAM存儲單元內容長時間不讀寫會慢慢消失，必須定時刷新，一般為2ms刷新一次，稱為刷新周期。

3）刷新按行進行。(3)動態(tài)RAM刷新

刷新與行地址有關①集中刷新（存取周期為0.5μs）“死時間率”為128/4000×100%=3.2%“死區(qū)”為0.5μs×128=64μs周期序號地址序號tc0123871387201tctctctc3999VW01127讀/寫或維持刷新讀/寫或維持3872個周期（1936）128個周期（64）刷新時間間隔（2ms）刷新序號???????μsμstcXtcY??????以128

×128矩陣tC=tM+tR讀寫刷新無“死區(qū)”②

分散刷新（存取周期為1μs）(存取周期為0.5μs

+0.5μs)W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個讀寫周期以128

×128矩陣為例

③異步刷新對于128×128的存儲芯片（存取周期為0.5μs）將刷新安排在指令譯碼階段，不會出現(xiàn)“死區(qū)”“死區(qū)”為0.5μs若每隔15.6μs刷新一行而且每行每隔2ms刷新一次若每隔2ms集中刷新一次“死區(qū)”為64μs3.動態(tài)RAM和靜態(tài)RAM的比較DRAMSRAM存儲原理集成度芯片引腳功耗價格速度刷新電容觸發(fā)器高低少多小大低高慢快有無主存緩存4.2DDR=DoubleDataRate雙倍速率同步動態(tài)隨機存儲器(2)靜態(tài)RAM芯片舉例存儲容量1K×4位......I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel2114四、只讀存儲器（ROM）1.掩膜ROM(MROM)行列選擇線交叉處有MOS管為“1”。行列選擇線交叉處無MOS管為“0”。存儲的信息由生產廠家在掩膜工藝過程中“寫入”，用戶不能修改。

2.PROM(一次性編程)VCC行線列線熔絲熔絲斷為“0”為“1”熔絲未斷芯片出廠時內容全部為0，用戶可以用專門的PROM寫入器將信息寫入。

3.EPROM(多次性編程)EPROM是一種可擦除可編程只讀存儲器，用戶可以對其信息作任意次的改寫。

采用紫外線進行擦除，擦除時間比較長（8-20分鐘），但不能對個別需要改寫的單元進行單獨擦除或重寫?！刂七壿媃譯碼X譯碼數(shù)據緩沖區(qū)Y控制128×128存儲矩陣…………PD/ProgrCSA10A7…A6A0..…DO0…112………………A7A1A0VSSDO2DO0DO1……27162413………………VCCA8A9VPPCSA10PD/ProgrDO3DO7…2716EPROM的邏輯圖和引腳PD/Progr功率下降/編程輸入端

讀出時為低電平4.EEPROM(多次性編程)電可擦寫局部擦寫20ms全部擦寫5.FlashMemory(快擦型存儲器)比E2PROM快4.2EPROM價格便宜集成度高EEPROM電可擦洗重寫，重寫速度快(5us)具備RAM功能FLAH編程、讀取、擦除。高密度非易失性讀寫存儲器。存儲空間：CPU決定存儲器：用戶需求定存儲芯片：芯片廠家五、存儲器與CPU的連接1.存儲器容量的擴展(1)位擴展（增加存儲字長）用2片1K

×

4位存儲芯片組成1K

×

8位的存儲器10根地址線8根數(shù)據線DD????D0479AA0???21142114CSWE4.2(2)字擴展（增加存儲字的數(shù)量）用2片1K

×

8位存儲芯片組成2K

×

8位的存儲器11根地址線8根數(shù)據線1K

×

8位1K

×

8位D7D0?????????????????WEA1A0???A94.2CS0A10

1CS1(3)字、位擴展用8片1K

×

4位存儲芯片組成4K

×

8位的存儲器8根數(shù)據線12根地址線WEA8A9A0...D7D0……A11A10CS0CS1CS2CS3片選譯碼................4.21K×41K×41K×41K×41K×41K×41K×41K×4

2.存儲器與CPU的連接

(1)地址線的連接低位地址線(2)數(shù)據線的連接字擴展(3)讀/寫線的連接(4)片選線的連接/MREQ，高位地址線。(5)合理選用芯片4.2例4.1設CPU有16根地址線，8根數(shù)據線，并用/MREQ作為訪存控制信號，用/WR作為讀/寫控制信號?，F(xiàn)有存儲芯片：1K*4位RAM，4K*8位RAM，8K*8位RAM，2K*8位ROM，4K*8位ROM,8K*8位ROM及74138譯碼器和幾種門電路。1）主存地址空間分配：6000H-67FFH為系統(tǒng)程序區(qū)6800H-6BFFH為用戶程序區(qū)2）合理選擇存儲芯片，說明各選幾片。3）詳細畫出存儲芯片的片選邏輯圖。例4.1

解:

(1)寫出對應的二進制地址碼(2)確定芯片的數(shù)量及類型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片

2K×8位4.2(3)分配地址線A10~A0接2K

×

8位ROM的地址線A9~A0接1K

×

4位RAM的地址線(4)確定片選信號CBA0110000000000000A15A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM4.2真值表輸入：自然二進制碼輸出：低電平有效2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例4.1

CPU與存儲器的連接圖4.2………(1)寫出對應的二進制地址碼例4.2

假設同前，要求最小8K為系統(tǒng)程序區(qū)，相鄰16K為用戶程序區(qū)，最大4K為系統(tǒng)程序工作區(qū)。(2)確定芯片的數(shù)量及類型(3)分配地址線(4)確定片選信號1片8K

×

8位

ROM2片8K

×

8位

RAM1片4K×

8位的RAMA11~A0接ROM和RAM的地址線4.2例4.3

設CPU有20根地址線，8根數(shù)據線。并用IO/M作訪存控制信號。RD為讀命令，WR為寫命令?，F(xiàn)有2764EPROM(8K×8位),外特性如下：…D7D0CEOECE片選信號OE允許輸出PGM可編程端PGM…A0A12用138譯碼器及其他門電路（門電路自定）畫出CPU和2764的連接圖。要求地址為F0000H~FFFFFH,

并寫出每片2764的地址范圍。4.2七、提高訪存速度的措施采用高速器件調整主存結構1.單體多字系統(tǒng)W位W位W位W位W位地址寄存器主存控制部件............單字長寄存器數(shù)據寄存器存儲體采用層次結構Cache主存增加存儲器的帶寬4.2在一個存取周期內，從同一地址取出4條指令，然后逐條將指令送至CPU執(zhí)行，即每隔1/4存取周期，主存向CPU送一條指令。

前提：指令和數(shù)據在內存內必須連續(xù)存放。2.多體并行系統(tǒng)(1)高位交叉（順序存取）各個體并行工作M0地址01……n－1M1nn+1……2n－1M22n2n+13n－1M33n3n+14n－1…………地址譯碼體內地址體號多體模塊組成的存儲器，每個模塊有相同的容量和存取速度，各模塊有自己獨立的地址寄存器、數(shù)據寄存器、地址譯碼、驅動電路和讀寫電路，能并行工作，又能交叉工作。(2)低位交叉（交叉存儲）M0地址04……4n－4M115……4n－3M2264n－2M3374n－1…………地址譯碼

體號體內地址各個體輪流編址問題：交叉存儲器可以一次讀取多個字，總線寬度不變怎么辦？低位交叉的特點在不改變存取周期的前提下，增加存儲器的帶寬時間單體訪存周期單體訪存周期4.2啟動存儲體0啟動存儲體1啟動存儲體2啟動存儲體3例：設有4個模塊組成的四體存儲器結構，每個體的存儲字長為32位，存取周期為200ns，假設數(shù)據總線寬度為32位，總線傳輸周期為50ns，試求讀取128位順序存儲器和交叉存儲器的存儲器帶寬。(3)存儲器控制部件（簡稱存控）易發(fā)生代碼丟失的請求源，優(yōu)先級最高嚴重影響CPU工作的請求源，給予次高優(yōu)先級4.2控制線路排隊器節(jié)拍發(fā)生器QQCM來自各個請求源……主脈沖存控標記觸發(fā)器4.3高速緩沖存儲器一、Cache概述問題的引入Cache工作原理Cache基本結構Cache讀寫操作Cache的改進1.問題的提出避免CPU“空等”現(xiàn)象CPU和主存（DRAM）的速度差異緩存CPU主存容量小速度高容量大速度低程序訪問的局部性原理2.Cache的工作原理(1)主存和緩存的編址主存和緩存按塊存儲塊的大小相同B

為塊長~~~~……主存塊號主存儲器012m－1字塊0字塊1字塊M－1主存塊號塊內地址m位b位n位M塊B個字緩存塊號塊內地址c位b位C塊B個字~~~~……字塊0字塊1字塊C－1012c－1標記Cache緩存塊號4.3(2)命中與未命中緩存共有C

塊主存共有M

塊M>>C主存塊調入緩存主存塊與緩存塊建立了對應關系標記記錄與某緩存塊建立了對應關系的主存塊

塊號命中未命中主存塊與緩存塊未建立對應關系主存塊未調入緩存(3)Cache命中率CPU欲訪問的信息在Cache中的比率命中率與Cache的容量與塊長有關一般每塊:

4至8個字塊長取一個存取周期內從主存調出的信息長度在程序的執(zhí)行時間，Nc為訪問Cache的總命中的次數(shù)，Nm為訪問主存的總次數(shù).

命中率h為H=Nc/(Nc+Nm).(2)tc為命中時的Cache訪問時間，tm為未命中時的主存訪問時間，1-h為未命中率。平均訪問時間ta為：ta=h*tc+（1-h）*tm(3）e為訪問效率：E=tc/ta*100%例4.7假設CPU執(zhí)行某段程序時，共訪問Cache命中2000次，訪問主存50次。已知Cache的存取周期為50ns，

主存的存取周期200ns。求Cache-主存系統(tǒng)的命中率、效率和平均訪問時間。數(shù)據總線Cache替換機構可裝進？命中？主存Cache地址映象變換機構主存訪問主存替換CacheCache存儲體塊號塊內地址直接通路訪問主存裝入CacheNNYY塊號塊內地址CPU主存地址地址總線Cache地址3.Cache基本結構Cache替換機構由CPU完成Cache存儲體主存Cache地址映象變換機構4.Cache的讀寫操作

訪問Cache取出信息送CPU

訪問主存取出信息送CPU將新的主存塊調入Cache中執(zhí)行替換算法騰出空位

結束命中？Cache滿？CPU發(fā)出訪問地址

開始YNYN讀

對Cache寫操作，必須與被映射的主存塊內的信息完全一致。1）寫直達法2）寫回法寫Cache和主存的一致性5.Cache的改進(1)增加Cache的級數(shù)片載（片內）Cache片外Cache(2)統(tǒng)一緩存和分開緩存指令Cache數(shù)據Cache與主存結構有關與指令執(zhí)行的控制方式有關是否流水Pentium8K指令Cache8K數(shù)據CachePowerPC62032K指令Cache

32K數(shù)據Cache二、Cache主存的地址映象

Cache中的塊取自主存中的某個塊，將主存中某個塊復制到Cache中某個塊，依據一定的映射規(guī)則，由主存地址映射到Cache地址稱為地址映射（1）直接映射方式

（2）全相聯(lián)映射方式

（3）組相聯(lián)映射方式1.直接映象方式每個緩存塊

i

可以和若干個主存塊對應每個主存塊

j

只能和一個緩存塊對應字塊字塊地址主存字塊標記t

位c

位b

位主存地址m位Cache內地址例：某內存為64塊，Cache有4塊，采用直接映射方式。主存中任意塊和Cache中唯一的塊相對應。主存塊號塊內地址m位b位00011011000000000001000010000011000100000101000110111001111010111011111100111101111110111111…………000011Mod100=?jModC=?ji標記？？1111字塊1

標記字塊0

標記字塊2c-1標記Cache存儲體t位01C－1…字塊字塊地址主存字塊標記t

位c

位b

位主存地址比較器（t位）=≠不命中有效位=1？*m位Cache內地址否是命中i=j

mod

C直接映象方式的特點：不靈活，每個主存塊只能固定對應某個緩存塊，即使還空著許多位置也不能用。有其它改進的映象方式嗎2.全相聯(lián)映象方式主存中的任一塊可以映象到緩存中的任一塊主存字塊標記

字塊內地址主存地址m位b位例：某內存為64塊，Cache有4塊，采用直接映射方式。00011011000000000001000010000011000100000101000110111001111010111011111100111101111110111111…………i標記？？111100111010字塊2m－1字塊2c－1字塊1

字塊0……字塊2c－1字塊1字塊0…標記標記標記m

=

t+cCache存儲器主存儲器

字塊0優(yōu)點：靈活，命中率高。缺點:主存字塊標記為全部塊地址，訪問Cache時主存的字塊標記要和Cache的全部標記位進行比較。全相聯(lián)映象方式特點3.組相聯(lián)映象方式某一主存塊

j

按模Q

映射到緩存的第i

組中的任一塊字塊組地址主存字塊標記t

位q位b

位主存地址m位Cache內地址例：某內存為64塊，Cache有4塊，每組2塊，采用組相聯(lián)映射方式。Cache分成Q組，每組R塊，i=jmodQ.組內兩塊，組相聯(lián)映射定義為二路組相聯(lián)。01000000000001000010000011000100000101000110111001111010111011111100111101111110111111…………000001Mod10=?jModq=?i標記？？111011Mod10=?0000011101字塊2m－1字塊2c-r+1

字塊2c-r+

1字塊2c-r字塊2c-r

－

字塊1字塊0………字塊3標記字塊1標記字塊2c－1標記字塊2標記字塊0標記字塊2c－2標記…………字塊內地址組地址主存字塊標記組012c-r－1主存地址Cache主存儲器共Q

組，每組內兩塊（r=1)1字塊0字塊1字塊0字塊2c-r字塊2c-r+1例4.8假設主存容量為512KB,Cache容量為4KB，每個字塊為16個字，每個字32位。1）Cache地址有多少位，可容納多少塊。2）主存地址有多少位，可容納多少塊3）在直接映射方式下，主存的第幾塊映射到Cache的第5塊。（設起始字塊為第一塊）4）畫出直接映射方式下主存地址字段中各段的位數(shù)。例4.9假設主存容量為512K*16位，Cache容量為4096*16位，塊長為4個16位的字，訪存地址為字地址。1)在直接映射方式下，設計主存的地址格式。2）在全相聯(lián)映射方式下，設計主存的地址格式。3）在二路組全相聯(lián)映射方式下，設計主存的地址格式。4）若主存容量為1024K*16位，塊長不變，在四路組相聯(lián)方式下，設計主存的地址格式。例4.10假設Cache的工作速度是主存的5倍，且Cache被訪問命中的概率是95%，則采用Cache后，存儲器性能提高多少?例4.11設某機主存容量為16MB,Cache容量為8KB，每字塊有8字，每字32位。設計一個四路組相聯(lián)映射的Cache組織。1)畫出主存地址字段中各段的位數(shù)。2）設Cache初態(tài)為空，CPU一次從主存的第0,1,2，…，99單元讀出100個字，并重復10次，問命中率多少？3）若Cache速度是主存速度的5倍，試問有Cache和無Cache相比，速度提高多少倍？4）系統(tǒng)的效率為多少？三、替換算法1.先進先出（FIFO）算法2.近期最少使用法（LRU）算法小結某一主存塊只能固定映射到某一緩存塊直接全相聯(lián)組相聯(lián)某一主存塊能映射到任一緩存塊某一主存塊能映射到某一緩存組中的任一塊不靈活成本高考研題：假設某計算機按字變址，Cache有4個行，Cache和主存之間交換的塊為2個字。若Cache的內容初始為空，采用2路組相聯(lián)映射方式和LRU替換策略，訪問的主存地址依次為0,4,8,2,0,6,8,6,4,8時，命中Cache的次數(shù)是：A.1B.2C.3D.44.4輔助存儲器一、磁記錄原理

磁盤是用某些磁性材料薄薄地涂在金屬鋁表面作載磁體來存儲信息。

二、硬磁盤存儲器1.硬磁盤存儲器的類型(1)固定磁頭和移動磁頭(2)可換盤和固定盤2.硬磁盤存儲器結構磁盤控制器磁盤驅動器盤片主機(1)磁盤控制器接受主機發(fā)來的命令，轉換成磁盤驅動器的控制命令實現(xiàn)主機和驅動器之間的數(shù)據格式轉換，數(shù)據緩沖、串并，并串轉換?？刂拼疟P驅動器讀寫通過總線對主機對硬盤（設備）磁盤控制器: