西安石油大學(xué)數(shù)據(jù)邏輯課件第一章概述課件

《數(shù)字邏輯I》

西安石油大學(xué)計算機學(xué)院通信工程系

網(wǎng)絡(luò)與接口教研室康磊《數(shù)字邏輯Ⅰ》學(xué)時：64

學(xué)分：3.5

實驗：12學(xué)時教材：《數(shù)字電路及Verilog設(shè)計》康磊等編西安電子科技大學(xué)出版社課程體系類型：專業(yè)基礎(chǔ)課先導(dǎo)課：模擬電子技術(shù)后續(xù)課：計算機組成原理微機原理及應(yīng)用單片機原理嵌入式系統(tǒng)參考文獻1.夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計教程].北京航空航天大學(xué)出版社，2003.7

2.王毓銀.數(shù)字電路邏輯設(shè)計—脈沖與數(shù)字電路（3版）.北京：高等教育出版社.1999.課程要求考勤：抽查點名。3次遲到或早退合1次曠課，若曠課次數(shù)超過總點名次數(shù)的1/3，取消考試資格。請假必須要有請假條，并且有輔導(dǎo)員的簽字。實驗：實驗前預(yù)習(xí)（預(yù)習(xí)報告），無預(yù)習(xí)報告者不得進行實驗；實驗時遵守實驗室規(guī)章制度；實驗后提交實驗報告。2次無故不做實驗者，不允許參加考試。作業(yè)：按時提交，遲交作業(yè)者不予批改，作業(yè)成績記入平時成績。若發(fā)現(xiàn)抄襲，成績以0分記。成績評定方法：期末考試成績占總成績的70%，平時成績占30%。

第1章數(shù)字系統(tǒng)設(shè)計概述1.1數(shù)字系統(tǒng)的基本概念

數(shù)字信號數(shù)字電路數(shù)字系統(tǒng)1.2數(shù)字系統(tǒng)的設(shè)計方法

設(shè)計方法：自底向上，自頂向下設(shè)計流程1.3EDA技術(shù)基礎(chǔ)

大規(guī)?？删幊踢壿嬈骷?、硬件描述語言EDA軟件開發(fā)工具、實驗開發(fā)系統(tǒng)

1、模擬信號模擬信號的特點：在時間和數(shù)值上連續(xù)變化的信號。－－時間上連續(xù)，幅值上也連續(xù)例如：溫度、正弦電壓。t1.1數(shù)字系統(tǒng)的基本概念

一、信號（模擬信號、數(shù)字信號）2、數(shù)字信號數(shù)字信號：在時間和數(shù)值上都不連續(xù)、是離散變化的。

例如：對工廠生產(chǎn)的產(chǎn)品進行計數(shù)。t10數(shù)字電路中的數(shù)字信號：

數(shù)字量:只用1和0兩種數(shù)碼組成。

表示：高電平、低電平有脈沖、無脈沖01011101處理模擬信號的電路——模擬電路處理數(shù)字信號的電路——數(shù)字電路有較強的穩(wěn)定性、可靠性和抗干擾能力；具有算術(shù)運算能力和邏輯運算能力，可進行邏輯推理和邏輯判斷；

——邏輯運算是其最基本的運算形式，也稱數(shù)字邏輯電路電路結(jié)構(gòu)簡單，便于制造和集成；使用方便靈活。1、數(shù)字電路的優(yōu)點（二進制）1.1數(shù)字系統(tǒng)的基本概念

二、數(shù)字電路處理模擬信號的電路——模擬電路處理數(shù)字信號的電路——數(shù)字電路2、數(shù)字電路基本元件及分類集成電路IC分類邏輯門電路實現(xiàn)基本邏輯運算的電子電路如與門、或門、非門等觸發(fā)器能夠存儲并記憶1位二進制信息的邏輯部件小規(guī)模集成電路SSI（SmallScaleIntegratedCircuit）

中規(guī)模集成電路MSI（MiddleScaleIntegratedcircuit）

大規(guī)模集成電路LSI（LargeScaleIntegratedcircuit）

超大規(guī)模集成電路VLSI（VeryLargeScaleIntegratedcircuit）

甚大規(guī)模集成電路ULSI（UltraLargeScaleIntegratedcircuit）巨大規(guī)模集成電路GSI（Giga

Scale

Integration）

集成度：每塊芯片或芯片每單位面積中包含的晶體管的數(shù)量

集成電路IC分類

TTL電路：采用雙極型晶體管為主要電子器件，問世較早，在長期的使用過程中逐漸演化為一種電路標準。

CMOS電路：采用NMOS和PMOS兩種互補的金屬-氧化物半導(dǎo)體場效應(yīng)晶體管作為主要電子器件，具有顯著的低功耗，高密度等特性。這些特性對大規(guī)模集成電路的設(shè)計與制造非常重要，CMOS電路開始逐漸取代TTL電路的主導(dǎo)地位，發(fā)展成為目前主流的電路形式。制造工藝電路構(gòu)成時所采用的主要元件3.數(shù)字電路的研究方法工作信號——數(shù)字信號主要研究對象——電路輸入/輸出之間的邏輯關(guān)系主要分析工具——邏輯代數(shù)主要描述工具——邏輯表達式、真值表、卡諾圖、邏輯電路圖、時序波形圖、狀態(tài)轉(zhuǎn)換圖、硬件描述語言等。1.1數(shù)字系統(tǒng)的基本概念

三、數(shù)字系統(tǒng)數(shù)字系統(tǒng)：能夠存儲、傳輸、處理以二進制形式表示的離散數(shù)據(jù)的邏輯模塊/子系統(tǒng)的集合。

組成框圖：與功能模塊電路的區(qū)別：組成結(jié)構(gòu)中包含了控制電路

典型例子：數(shù)字計算機①所需要的芯片個數(shù)多、占用電路板體積大、功耗大、可靠性差、難于實現(xiàn)復(fù)雜的邏輯功能；②邏輯功能固定，一旦完成設(shè)計，很難再進行更改主要用于20世紀80年代之前1、標準芯片一、三類芯片通用、具有固定邏輯功能的器件，如門電路、譯碼器、計數(shù)器等設(shè)計方法：先選擇芯片，依據(jù)芯片功能特點進行設(shè)計缺點：優(yōu)點：符合工程人員設(shè)計習(xí)慣1.2數(shù)字系統(tǒng)的設(shè)計方法①作為通用芯片，可批量生產(chǎn)，成本低；但又可編程配置實現(xiàn)不同的電路，設(shè)計后能實現(xiàn)專用集成電路ASIC的功能。②大多數(shù)的PLD器件允許多次編程，便于系統(tǒng)修改、升級、維護。③集成度高，可以實現(xiàn)更復(fù)雜的邏輯電路。如：FPGA，④使用PLD設(shè)計的電路具有功耗低、體積小、可靠性高等優(yōu)點。PLD器件成為了設(shè)計數(shù)字系統(tǒng)的一類主流器件。2、可編程邏輯器件PLD1.2數(shù)字系統(tǒng)的設(shè)計方法

一、三類芯片具有通用的邏輯結(jié)構(gòu)。但內(nèi)部包含大量的可編程開關(guān)，用戶編程配置這些開關(guān)為不同的狀態(tài)，就能實現(xiàn)不同的邏輯功能。編程配置過程可以由最終的電路產(chǎn)品用戶借助編程工具實現(xiàn)，而不必由芯片制造廠商來完成

優(yōu)點：①設(shè)計和開發(fā)周期長，產(chǎn)品投放市場時間長；②生產(chǎn)過程中可能要經(jīng)過多次反復(fù)的嘗試，成本高，風險大。為降低成本，通常需要生產(chǎn)足夠的數(shù)量，以降低每片的平均價格。通常用于微處理器、信號處理等大規(guī)模專用集成電路設(shè)計

3、定制芯片1.2數(shù)字系統(tǒng)的設(shè)計方法

一、三類芯片生產(chǎn)方法：將設(shè)計好的電路交付半導(dǎo)體器件制造廠商，由廠商選擇合適的技術(shù)生產(chǎn)滿足特定性能指標芯片

缺點：優(yōu)點：針對特定的應(yīng)用需求生產(chǎn)、優(yōu)化。更好的性能，實現(xiàn)更大規(guī)模電路類型：

全定制芯片：由設(shè)計者完全決定芯片內(nèi)的晶體管數(shù)量、晶體管的放置位置、相互之間的連接方式等

半定制芯片：在廠商預(yù)構(gòu)建的一些電路的基礎(chǔ)上，設(shè)計版圖，再交付生產(chǎn)廠家進行生產(chǎn)

由于從底層獨立模塊的設(shè)計開始，系統(tǒng)的整體性能不易把握；而且只有在系統(tǒng)設(shè)計完成后，才能進行整體測試，一旦發(fā)現(xiàn)錯誤或系統(tǒng)不能滿足某些指標要求，修改起來比較困難。

1、設(shè)計方法1.2數(shù)字系統(tǒng)的設(shè)計方法

二、設(shè)計過程自底向上缺點：優(yōu)點：符合硬件工程師的設(shè)計習(xí)慣

傳統(tǒng)的使用標準芯片設(shè)計數(shù)字系統(tǒng)所采用的主要方法劃分后的基本模塊往往不標準，制造成本可能很高。

1、設(shè)計方法1.2數(shù)字系統(tǒng)的設(shè)計方法

二、設(shè)計過程自頂向下缺點：優(yōu)點：易于對系統(tǒng)的整體結(jié)構(gòu)和行為特性進行控制。便于多個設(shè)計者同時進行設(shè)計，用系統(tǒng)工程的方法對設(shè)計進行管理；便于修改維護

從系統(tǒng)的概念設(shè)計開始，依據(jù)系統(tǒng)功能需求，將整個系統(tǒng)劃分為若干個相對獨立的子系統(tǒng)，……直至便于邏輯設(shè)計和實現(xiàn)的基本模塊。

設(shè)計關(guān)鍵：模塊的合理劃分

劃分過程可以不考慮硬件的功能特性，完全可以依據(jù)系統(tǒng)的功能需求進行，但劃分應(yīng)遵循以下的基本原則：①各模塊相對獨立，功能集中，易于實現(xiàn)；②模塊間接邏輯關(guān)系明確，接口簡單，連線少。2、設(shè)計流程（自頂向下）——PCB1.2數(shù)字系統(tǒng)的設(shè)計方法

二、設(shè)計過程①明確設(shè)計要求，確定系統(tǒng)的整體設(shè)計方案。②將系統(tǒng)劃分為多個功能相互獨立的子系統(tǒng)/模塊。③選擇芯片，獨立設(shè)計各個子系統(tǒng)/模塊。④定義各子系統(tǒng)/模塊間的互連線路，將所有模塊組合成完整系統(tǒng)。⑤對設(shè)計完成的電路進行功能仿真，檢測其邏輯功能是否正確。⑥進行電路板的物理設(shè)計，包括確定電路板上每個芯片的物理位置、芯片之間的相互連接模式等。如Protel。⑦對物理映射后的電路進行時序仿真。⑧制作原型板，測試，投產(chǎn)。EDA的概念1.3EDA技術(shù)基礎(chǔ)

以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T技術(shù)

EDA技術(shù)的主要內(nèi)容大規(guī)?？删幊踢壿嬈骷?/p>

硬件描述語言

EDA軟件開發(fā)工具

實驗開發(fā)系統(tǒng)：通常用于電路或系統(tǒng)設(shè)計的測試與驗證。構(gòu)成：可編程邏輯器件；

編程/下載電路；

輸入/輸出電路，如按鍵、開關(guān)、發(fā)光二極管、7段數(shù)碼管、液晶顯示屏等；

信號產(chǎn)生電路，如時鐘、脈沖、高低電平等；

接口電路以及開發(fā)系統(tǒng)的擴展接口等。1.3EDA技術(shù)基礎(chǔ)

1、什么是HDL1.3EDA技術(shù)基礎(chǔ)

一、硬件描述語言HDL特點：用軟件方法描述數(shù)字電路和系統(tǒng)，便于設(shè)計輸入；允許描述系統(tǒng)行為，實現(xiàn)自頂向下的分層次設(shè)計，允許各個層次的仿真驗證。降低設(shè)計成本，縮短設(shè)計周期。是一種以文本形式描述數(shù)字電路和數(shù)字系統(tǒng)的語言。專門用于描述邏輯電路和系統(tǒng)的硬件結(jié)構(gòu)或行為特性描述級別：

行為級：不考慮實現(xiàn)硬件的具體結(jié)構(gòu)

寄存器傳輸級RTL：用數(shù)字系統(tǒng)內(nèi)部的寄存器、以及各寄存器（組）間二進制信息傳輸?shù)臄?shù)據(jù)通路（可以直接傳送，或經(jīng)過數(shù)據(jù)處理部件的加工）來描述數(shù)字系統(tǒng)。與邏輯電路都有明確的對應(yīng)關(guān)系

門電路級：是用構(gòu)成數(shù)字系統(tǒng)的邏輯門以及邏輯門之間的連接模型來描述數(shù)字系統(tǒng)。與邏輯電路都有明確的對應(yīng)關(guān)系1、什么是HDL——幾個概念1.3EDA技術(shù)基礎(chǔ)

一、硬件描述語言HDL

綜合將高層次描述的電路或系統(tǒng)轉(zhuǎn)化為能與器件的基本結(jié)構(gòu)相映射的一系列物理單元（如邏輯門）以及這些單元之間的互連，這個過程就是綜合?！纬删W(wǎng)表文件

布局布線/適配綜合之后，需要針對特定的目標器件，利用其內(nèi)部資源進行合理布局，并布線連接各邏輯模塊，這一過程稱為適配或布局布線。

2、VHDL和Verilog1.3EDA技術(shù)基礎(chǔ)

一、硬件描述語言HDL

VHDL

V：是英文縮寫VHSIC（VeryHighSpeedIntegratedCircuit）的第一個字母，因此，其中文翻譯應(yīng)為甚高速集成電路硬件描述語言（VHSICHardwareDescriptionLanguage）。VHDL最初由美國軍方組織開發(fā)，誕生于1982年，在1987年底被IEEE和美國國防部確認為標準硬件描述語言。

Verilog于1983年初創(chuàng)于GDA（GatewayDesignAutomation）公司。1989年，Cadence公司收購GDA公司，Verilog成為了Cadence公司專有的HDL。在1990年，Cadence公司決定開放Verilog，而成立了一個公司和大學(xué)的聯(lián)盟機構(gòu)OVI（OpenVerilogInternational），并將Verilog移交給了該機構(gòu)。這極大地促進了Verilog的發(fā)展，在1995年，Verilog被IEEE采納成為了一種標準的硬件描述語言。

verilogVHDL邏輯描述層次設(shè)計者要求綜合過程綜合器要求高級描述語言適用于行為級和RTL級的描述最適于描述電路的行為低級描述語言適用于RTL級和門級電路的描述最適于描述門級電路可以不了解電路的結(jié)構(gòu)細節(jié)，所作工作較少必須了解電路的結(jié)構(gòu)細節(jié)，所作工作較多行為級→RTL級→門級幾乎不能直接控制門電路的產(chǎn)生RTL級→門級易于控制電路資源高低1.3EDA技術(shù)基礎(chǔ)

一、硬件描述語言HDL——VHDL和Verilog3、使用Verilog設(shè)計數(shù)字系統(tǒng)的優(yōu)點1.3EDA技術(shù)基礎(chǔ)

一、硬件描述語言HDL

1）自頂向下的分層次設(shè)計2）方便簡單的設(shè)計輸入3）電路和系統(tǒng)設(shè)計的兼容性4）成熟電路模塊的共享和可重用性1.3EDA技術(shù)基礎(chǔ)

二、EDA軟件開發(fā)工具1、設(shè)計輸入將數(shù)字電路或系統(tǒng)的概念設(shè)計輸入計算機。1）原理圖輸入原理圖編輯環(huán)境；繪制邏輯電路圖的各類工具；基本器件庫（標準器件）；廠家設(shè)計的較復(fù)雜邏輯模塊（器件）。2）HDL輸入文本編輯環(huán)境。HDL輸入方法簡單、方便，更適合于描述復(fù)雜的大型數(shù)字電路和系統(tǒng)。Altera的QuartusⅡLattice的ispEXPERTXilinx的ISE套件1.3EDA技術(shù)基礎(chǔ)

二、EDA軟件開發(fā)工具2、綜合與優(yōu)化將高層次描述的電路或系統(tǒng)轉(zhuǎn)化為能與器件的基本結(jié)構(gòu)相映射的一系列物理單元（如邏輯門）以及這些單元之間的互連，這個過程就是綜合。綜合器：完成綜合過程的軟件輸入：原理圖或HDL描述的電路輸出：用來描述轉(zhuǎn)化后的物理單元及其互連結(jié)構(gòu)的文件，這個文件稱為網(wǎng)表文件。綜合器的綜合過程必須針對某一PLD生產(chǎn)廠家的某一產(chǎn)品，因此綜合后的電路是硬件可實現(xiàn)的。優(yōu)化：綜合器能夠根據(jù)設(shè)計者性能參數(shù)定義的要求，自動選擇更利于滿足該性能指標的實現(xiàn)方式。

1.3EDA技術(shù)基礎(chǔ)

二、EDA軟件開發(fā)工具3、布局布線/適配布局布線工具，也稱為適配器，用于精確定義如何在一個給定的目標芯片上實現(xiàn)所設(shè)計的電路或系統(tǒng)。

布局：為綜合器產(chǎn)生網(wǎng)表文件中的各個