基于FPGA的高速系統(tǒng)設計

基于FPGA的高速數(shù)據(jù)交換模塊設計

學生：李琛學號：02103053老師：王虹現(xiàn)（中期報告）bu報告內(nèi)容課題概述工作進度匯報后期工作安排

課題概述背景及意義：當今高速實時信號處理系統(tǒng)中，涉及的對象趨于多樣化，這些不同類型的數(shù)據(jù)常常需要在信號處理系統(tǒng)中不同功能模塊之間進行通信交換與傳輸，為了滿足這種大規(guī)模實時信號多種數(shù)據(jù)流傳輸?shù)囊螅O計一種FPGA多數(shù)據(jù)交換系統(tǒng)系統(tǒng)結構1、軟件編程及仿真2、硬件測試總體結構設計：說明：為了適應多種速率數(shù)據(jù)傳輸要求，系統(tǒng)除了包括ADC和DAC,還集成多種數(shù)據(jù)通信接口。從數(shù)據(jù)傳輸速率的角度分類,既有光纖、串行RapidIO和自定義專用高速數(shù)據(jù)傳輸通道(LINK通道)這樣適于大帶寬數(shù)據(jù)傳輸?shù)母咚俳涌?又有相對較低數(shù)據(jù)傳輸速率的PCI、UAR等接口核心部分：數(shù)據(jù)交換模塊設計1.主要作用：從各個模塊的輸出端口接收數(shù)據(jù)；決定數(shù)據(jù)是否經(jīng)過存儲然后轉發(fā)；將數(shù)據(jù)發(fā)送到各模塊的輸入端口；2.主要結構：提供公共的可配置的控制/狀態(tài)寄存器組;對各個模塊的輸入輸出數(shù)據(jù)流進行分配和連接;輸出各個模塊的控制信號;提供FIFO或RAM對各個模塊的數(shù)據(jù)進行緩存或處理;di工作進度匯報我的計劃：學習FPGA、編程等相關知識我的計劃：芯片選擇編程實現(xiàn)多數(shù)據(jù)傳輸用Multisim對部分電路仿真硬件測試完善畢設撰寫論文已完成部分：FPGA相關知識的學習模塊組成及功能（基礎）：可編程輸入輸出單元：芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅動與匹配要求可配置邏輯塊（CLB)：每個CLB都包含一個可配置開關矩陣，此矩陣由4或6個輸入、一些選型電路（多路復用器等）和觸發(fā)器組成。開關矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM數(shù)字時鐘管理模塊（DCM）：大多數(shù)FPGA均提供數(shù)字時鐘管理嵌入式塊RAM（BRAM）：塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲器（CAM）以及FIFO等常用存儲結構豐富的布線資源

底層內(nèi)嵌功能單元關鍵環(huán)節(jié)：RapidlO協(xié)議交換概述RapidlO協(xié)議：能夠實現(xiàn)芯片與芯片及板子與板子之間高速通信的一種互聯(lián)協(xié)議,操作的核心是包和控制符號。包由事物可以準確可靠地傳送至目標端點所必需的信息字段構成?？刂品栍糜诠芾鞷apidlO物理層互連的事務流，也用于包確認，流量控制和維護。協(xié)議層次結構：邏輯層定義了接口的全部協(xié)議和包的格式，它們?yōu)槎它c器件發(fā)起和完成事務提供必要的信息。傳輸層定義RapidlO地址空間和數(shù)據(jù)在端點器件間傳輸包所需要的路由信息。物理層定義了器件級的接口細節(jié)，如包傳輸機制、流量控制、電氣特性和低級錯誤管理。傳輸過程

：過程說明：系統(tǒng)發(fā)起器件通過產(chǎn)生一個請求事務開始一次操作。該請求包被傳送到交換器，通常是一個交換機。交換器發(fā)出控制符號確認收到了該請求包，隨后交換器將該包轉發(fā)至目標器件，這就完成了此次操作中請求階段的操作。目標器件完成要求的操作后產(chǎn)生響應事務，通過交換結構將承載該事務的響應包傳送回發(fā)送器件以完成此次操作。RapidlO數(shù)據(jù)包接收：說明：RapidIO交換機的接收部分，通過RapidlO協(xié)議物理層將數(shù)據(jù)包接收，同時要對數(shù)據(jù)包進行分解，將路由信息存入存儲結構中。接收部分采用了輸入緩存對接收的數(shù)據(jù)進行緩沖。根據(jù)存儲結構中的路由信息，將數(shù)據(jù)包轉發(fā)到相應目的端口。RapidIO數(shù)據(jù)發(fā)送：說明：RapidIO數(shù)據(jù)發(fā)送部分的作用是把接收到的數(shù)據(jù)通過接口發(fā)送出去。每一個端口可能接收來自各個芯片接口的數(shù)據(jù)，緩沖數(shù)據(jù)經(jīng)過仲裁以后送給RapidIO物理層IP核發(fā)送至其目的RapidIO端點包格式：說明：請求信號包由物理層開始，“S”用來確定這是一個包還是一個控制信號，acklD表明交換結構器件將使用控制符號去確認的是哪一個包，是返回給包的發(fā)送者的包標示符。rsvd是一個三位位寬的保留位，發(fā)送包時保留位被置為邏輯0，接收包時則忽略保留位。PRIO字段指示包的優(yōu)先級，用于流量控制。TT、目的地址和源地址字段指示傳輸?shù)刂返臋C制類型、包被送到的器件的目的地址和產(chǎn)生包的器件的源地址。Ftype指示正被請求的事務類型。RapidlO事務數(shù)據(jù)的有效載荷長度從8到256字節(jié)不等。所有包以16位循環(huán)冗余校驗碼結束。傳輸層的包字段：說明：共由四個字段組成，分別是tt、目的ID、源ID以及跳數(shù)。tt是用來指示目的ID和源ID字段的位寬，當m=0時，代表目的ID和源ID字段的位寬均為8位，當m=l時，代表目的ID和源ID字段的位寬均為16位。在生成某請求事物的響應包時，該請求事物的源ID被填入到響應包的目的ID字段，而請求事物的目的ID則被填入到響應包的源ID字段.SWITCH交換機通過對響應包的目的ID(請求事物的源ID)進行路由查找，將響應包交換到目的ID所對應的器件即請求事物的源器件。跳轉次數(shù)字段僅在對SWITCH交換機進行初始化和路由表配置時所使用的維護包中存在，其指示了維護包從源端器件到需要配置的交換機之間所間隔交換機的個數(shù)。交換結構：SWITCH結構的RapidIO包交換系統(tǒng)說明：包的交換是基于器件ID和路由表進行的。在RapidIO體系中，每一個ID唯一地對應一個器件。對于SWITCH交換機，其包含了一張基于ID和端口號的路由表。交換機提取出包的傳輸層字段中的目的ID，根據(jù)目的ID查詢交換機自身的路由表以得到目的ID所對應的端口號，最后將數(shù)據(jù)包傳送到相應的端口。后期工作安排1.編程實現(xiàn)多數(shù)據(jù)傳輸及仿真2.硬件測試3.整理思路并撰寫論文論文結構初步構思：第一章緒論主要論述課題的研究背景，介紹總體設計的構思FPGA相關術的發(fā)展情況，最后簡要介紹了課題完成的主要工作和論文的結構安排。第二章自己所選