數字電子技術基礎(第五版)閻石課件

第八章可編程邏輯器件8.1概述 8.2現(xiàn)場可編程邏輯陣列（FPLA）8.3可編程陣列邏輯（PAL）

8.4通用陣列邏輯（GAL）8.5可擦除的可編程邏輯器件（EPLD）8.6現(xiàn)場可編程門陣列（FPGA）8.7PLD的編程（無圖）8.8在系統(tǒng)可編程邏輯器件（ISP－PLD）返回2006年1新疆大學信息科學與工程學院<數字電路課題組>8.1概述圖8.1.1PLD電路中門電路的慣用畫法（a）與門（b）輸出恒等于0的與門（c）或門（d）互補輸出的緩沖器（e）三態(tài)輸出的緩沖器返回2006年2新疆大學信息科學與工程學院<數字電路課題組>圖8.1.1PLD電路中門電路的慣用畫法

（a）與門（b）輸出恒等于0的與門（c）或門

（d）互補輸出的緩沖器（e）三態(tài)輸出的緩沖器返回2006年3新疆大學信息科學與工程學院<數字電路課題組>*8.2現(xiàn)場可編程邏輯陣列（FPLA）圖8.2.1FPLA的基本電路結構圖8.2.2FPLA的異或輸出結構圖8.2.3時序邏輯型FPLA的電路結構返回2006年4新疆大學信息科學與工程學院<數字電路課題組>返回2006年5新疆大學信息科學與工程學院<數字電路課題組>圖8.2.1FPLA的基本電路結構2006年6新疆大學信息科學與工程學院<數字電路課題組>圖8.2.2FPLA的異或輸出結構返回2006年7新疆大學信息科學與工程學院<數字電路課題組>圖8.2.3時序邏輯型FPLA的電路結構返回2006年8新疆大學信息科學與工程學院<數字電路課題組>PAL的與陣列是可編程的而或陣列不可編程，類似于一個已經寫入信息的ROM，但它的與陣列是可編程的。不可編程8.3可編程陣列邏輯PAL2006年9新疆大學信息科學與工程學院<數字電路課題組>8.3.1PAL的基本電路結構PAL器件當中最簡單一種電路結構形式,它僅包含一個可編程的與邏輯陣列和一個固定的或邏輯陣列,沒有附加其他的輸出電路.2006年10新疆大學信息科學與工程學院<數字電路課題組>由圖可見,在沒有編程之前,與邏輯陣列的所有交叉點上均有熔絲接通.編程將有的熔絲保留,將無用的熔絲熔斷,既得到所有的電路.它所產生的邏輯函數為2006年11新疆大學信息科學與工程學院<數字電路課題組>8.3.2PAL的幾種輸出電路結構

和反饋形式根據PAL器件輸出電路結構和反饋方式不同,可將它們大致分成:1)專用輸出結構.2)可編程輸入/輸出結構.3)寄存器輸出結構.4)異或輸出結構,5)運算選通反饋結構等幾種類型2006年12新疆大學信息科學與工程學院<數字電路課題組>一,專用輸出結構.由圖8.3.1給出的PAL電路就屬于這種專用輸出結構,它的輸出端是一個與或門.在有些PAL器件中,輸出端還采用了與或非門結構或者互補輸出結構.圖8.3.3給出了互補輸出的電路結構.2006年13新疆大學信息科學與工程學院<數字電路課題組>圖8.3.3具有互補輸出的專用輸出結構2006年14新疆大學信息科學與工程學院<數字電路課題組>二,可編程輸入/輸出結構它的輸出端是一個有可編程控制端的三態(tài)緩沖器,控制端由與邏輯陣列的一個乘積項給出.同時,輸出端又經過一個互補輸出的緩沖器反饋到與邏輯陣列上.圖8.3.4PAL的可編程輸入/輸出結構2006年15新疆大學信息科學與工程學院<數字電路課題組>有些可編程I/O結構的PAL器件中,在與或邏輯陣列的輸出和三態(tài)緩沖器之間還設置有可編程的異或門,如圖8.3.5所示.圖8.3.5帶有異或門的可編程輸入/輸出結構2006年16新疆大學信息科學與工程學院<數字電路課題組>三,寄存器輸出結構它在輸出三態(tài)緩沖器和與-或邏輯陣列的輸出之間串進了由D觸發(fā)器組成的寄存器.同時,觸發(fā)器的狀態(tài)又經過互補輸出的緩沖器反饋到與邏輯陣列的輸入端.圖8.3.6PAL的寄存器輸出結構2006年17新疆大學信息科學與工程學院<數字電路課題組>四,異或輸出結構

異或的電路結構與寄存器輸出結構類似只在與-或邏輯陣列的輸出端又增設了異或門圖8.3.7PAL的異或輸出結構2006年18新疆大學信息科學與工程學院<數字電路課題組>五,運算選通反饋結構在異或輸出結構的基礎上我們又增加了一組反饋電路.圖8.3.8PAL的運算選通反饋結構2006年19新疆大學信息科學與工程學院<數字電路課題組>8.3.3PAL的應用舉例2006年20新疆大學信息科學與工程學院<數字電路課題組>2006年21新疆大學信息科學與工程學院<數字電路課題組>圖8.3.9產生16種算術、邏輯運算的編程情況2006年22新疆大學信息科學與工程學院<數字電路課題組>【例8.3.2】用PAL設計一個4為循環(huán)碼計數器,并要求所設計的計數器具有置零和對輸出進行三態(tài)控制的功能.2006年23新疆大學信息科學與工程學院<數字電路課題組>2006年24新疆大學信息科學與工程學院<數字電路課題組>GAL是在PAL器件的基礎上發(fā)展起來的。它的基本結構與PAL相同，即“與陣列可編程或陣列可固定”。但GAL采用了電可擦除，電可改寫的CMOS半導體制造工藝，使得GAL器件不僅可以反復擦除、改寫，為修改設計帶來了靈活性，而且降低了功耗，集成度也大大提高。另外，GAL的邏輯結構采用了輸出邏輯宏單元OLMC，可以根據應用的不同配置成不同的輸出結構。一片GAL即可以配置為組合邏輯電路，也可以使時序邏輯電路或者是兩者的組合，很靈活。8.4通用陣列邏輯GAL2006年25新疆大學信息科學與工程學院<數字電路課題組>要使用GAL器件，就要先進行設計。GAL器件的開發(fā)工具包括硬件開發(fā)工具和軟件開發(fā)工具。硬件開發(fā)工具有編程器，軟件開發(fā)工具有ABEL-HDL程序設計語言和相應的編譯程序。編程器的主要用途是將開發(fā)軟件生成的熔絲圖文件按JEDEC格式的標準代碼寫入選定的GAL器件。

典型的GAL設計流程圖如圖所示。8.4通用陣列邏輯GAL2006年26新疆大學信息科學與工程學院<數字電路課題組>圖8.4.1GAL16V8的電路結構圖2006年27新疆大學信息科學與工程學院<數字電路課題組>圖8.4.2由3個編程單元構成的與門返回2006年28新疆大學信息科學與工程學院<數字電路課題組>圖8.4.3GAL16V8編程單元的地址分配返回2006年29新疆大學信息科學與工程學院<數字電路課題組>圖8.4.4OLMC的結構框圖返回8.4.2輸出邏輯宏單元(OLMC)2006年30新疆大學信息科學與工程學院<數字電路課題組>圖8.4.5GAL16V8結構控制字的組成返回2006年31新疆大學信息科學與工程學院<數字電路課題組>圖8.4.6

OLMC5種工作模式下的簡化電路（圖中NC表示不連接）

（a）專用輸入模式（b）專用組合輸出模式（c）反饋組合輸出模式

（d）時序電路中的組合輸出模式（e）寄存器輸出模式返回2006年32新疆大學信息科學與工程學院<數字電路課題組>8.4.3GAL的輸入特性和輸出特性圖8.4.7GAL的輸入緩沖器電路2006年33新疆大學信息科學與工程學院<數字電路課題組>GAL的輸出緩沖器電路結構中.它除了具有一般三態(tài)輸出緩沖器的特點以外,還有兩個突出特點返回第一個是輸出級該用了單一類型的N溝道增強型MOS 管,而不是采用P溝道與N溝道管互補的CMOS機構.第二個特點是它的輸出具有“軟開關特性”.2006年34新疆大學信息科學與工程學院<數字電路課題組>圖8.4.8GAL的輸出緩沖器電路返回2006年35新疆大學信息科學與工程學院<數字電路課題組>圖8.4.9GAL的靜態(tài)輸出特性

（a）輸出為高電平時（b）輸出為低電平時返回2006年36新疆大學信息科學與工程學院<數字電路課題組>8.5.1EPLD的基本結構和特點

EPLD是繼PAL、GAL之后推出的一種可編程邏輯器件.與PAL和GAL相比,EPLD有以下幾個特點：1)采用了CMOS工藝,所以EPLD具有CMOS器件低功耗、高噪聲容限的優(yōu)點.2)采用了UVEPROM工藝,以疊柵注入MOS管作為編程單元,所以不僅可靠性高、可以改寫,而且集成度高、造價也便宜.3)特點是輸出部分采用了類似于GAL器件的可編程的輸出邏輯宏單元．此外，為了提高與－或邏輯陣列中乘積項的利用率，有些EPLD的或邏輯陣列部分也引入了可編輯邏輯結構．8.5可擦除的可編程邏輯器件(EPLD)2006年37新疆大學信息科學與工程學院<數字電路課題組>８.５.２EPLD的與-或邏輯陣列圖8.5.1AT22V10的電路結構框圖2006年38新疆大學信息科學與工程學院<數字電路課題組>圖8.5.3與－或邏輯陣列的乘積項共享結構返回2006年39新疆大學信息科學與工程學院<數字電路課題組>返回8.5.3EPLD的輸出邏輯宏單元(OLMC)EPLD的輸出電路結構和GAL相似,也采用了可編程的輸出邏輯宏單元OLMC.通過編程的方法能將OLMC設置成各種不同的工作狀態(tài).而且,由于增加了對OLMC中觸發(fā)器的預置和置零功能,因而具有更大的使用靈活性.

2006年40新疆大學信息科學與工程學院<數字電路課題組>圖8.5.4AT22V10的OLMC電路結構圖返回8.5.3EPLD的輸出邏輯宏單元(OLMC)2006年41新疆大學信息科學與工程學院<數字電路課題組>圖8.5.5ATV750的OLMC電路結構圖返回2006年42新疆大學信息科學與工程學院<數字電路課題組>圖8.6.1是FPGA基本結構形式的示意圖。它由三種可編的單元是輸入/輸出模塊IOB（I/OB1ock），可編程邏輯模塊CLB（ConfigurableLogicBlock）和互連資源IR（InterconnectResource）。它們的工作狀態(tài)全都由編程數據存儲器中的數據設定。8.6現(xiàn)場可編程門陣列（FPGA）2006年43新疆大學信息科學與工程學院<數字電路課題組>圖8.6.1FPGA的基本結構框圖2006年44新疆大學信息科學與工程學院<數字電路課題組>一，IOBXC2064是Xilinx公司FPGA器件中結構比較簡單的一種，它一共有56個可編程的I/O端。由圖8.6.3的電路結構圖可見，每個IOB由輸出三態(tài)緩沖器觸發(fā)器，輸入緩沖器和倆個數據選擇器MUX1，MUX2組成。在圖中所用的數據選擇器符號上只標出了數據輸入端和數據輸出端省略了地址輸入端。實際上每個2選1數據儀器都應當有一位輸入地址代碼，每個4選1數據選擇器應當有兩位輸入地址代碼。這些代碼都存放在FPJA內部的編程數據存儲器中。8.6.2FPGA的IOB和CLB2006年45新疆大學信息科學與工程學院<數字電路課題組>圖8.6.3XC2064的IOB電路2006年46新疆大學信息科學與工程學院<數字電路課題組>圖8.6.4XC2064的CLB電路二，CLB

在XC2064中有64個CLB，排列成88矩陣。每個CLB的電路中包含組合路基電路，存儲電路和由一些數據選擇器組成的內部控制電路，如圖所示。2006年47新疆大學信息科學與工程學院<數字電路課題組>圖8.6.5XC2064中CLB的3種組態(tài)

（a）四變量任意函數（b）兩個三變量任意函數

（c）五變量邏輯函數

2006年48新疆大學信息科學與工程學院<數字電路課題組>圖8.6.6二變量通用邏輯模塊的原理圖

2006年49新疆大學信息科學與工程學院<數字電路課題組>圖8.6.7XC2064中CLB的存儲電路2006年50新疆大學信息科學與工程學院<數字電路課題組>8.6.3FPGA的互連資源為了能將FPGA中數目很大的CLB和IOB連接成各種復雜的系統(tǒng)，在布線區(qū)布置了豐富的連線資源。這些互連資源可以分為三類，既金屬線，開關矩陣SM和可編程接點PIP。在圖8.6.8中出了這些互連資源的布局狀況。圖8.6.8FPGA內部的互連資源2006年51新疆大學信息科學與工程學院<數字電路課題組>圖8.6.9開關矩陣和可編程連接點圖8.6.9中給出了開關矩陣和可編連接點的布置圖。開關矩陣的作用如同一個可以實現(xiàn)多根導線轉接的接線盒，通過對開關矩陣編程，可以將來自任何方向上的一根導線上。圖8.6.9中列出了開關矩陣在不同編程情況下的連接狀態(tài)。2006年52新疆大學信息科學與工程學院<數字電路課題組>圖8.6.10利用水平和垂直通用連線和開關矩陣實現(xiàn)連接圖8.6.10中以粗線示出了經過編程后的一種線情況，CLB（1）輸出X經過開關矩陣分別送到了CLB9（2）的D端，CLB（3）的A端和CLB（4）的C端。2006年53新疆大學信息科學與工程學院<數字電路課題組>圖8.6.11用直接連線實現(xiàn)連接為了減少傳輸延遲時間和簡化編程，在相鄰的CLB中還設置了直接連線，如圖所示。2006年54新疆大學信息科學與工程學院<數字電路課題組>8.6.4編程數據的裝載

裝編程數據寫入FPGA內部編程數據存儲器稱為裝載。整個裝載過程是FPGA內的控制電路操作下自動進行的。下面仍以XC2000系列FPGA為例，說明裝載的過程。裝載過程接通電源后自動開始，也可以由外加控制信號啟動。編程數據通常存放在一個EPROM中，也可以存放在計算機的存儲器中。裝載的操作有不同模式，由模式選擇信號指定，有主，從模式之分和數據并行輸入，串行輸入模式之分。2006年55新疆大學信息科學與工程學院<數字電路課題組>圖8.6.12XC2064的主并裝載模式

（a）電路接法（b）寫入數據的時序圖圖（a）是“主并模式”裝載的電路圖，編程數據實現(xiàn)已存入EPROM中。2006年56新疆大學信息科學與工程學院<數字電路課題組>圖8.6.13石英晶體振蕩器電路2006年57新疆大學信息科學與工程學院<數字電路課題組>圖8.6.14裝載過程的流程圖2006年58新疆大學信息科學與工程學院<數字電路課題組>8.7PLD的編程隨著PLD集成度的不斷提高，PLD的編程也日益復雜，設計的工作量也越來越大。在這種情況下，PLD的編程工作必須在開發(fā)系統(tǒng)的支持下才能完成。為此，一些PLD的生產商和軟件公司相繼研制成了各種功能完善，高效率的PLD開發(fā)系統(tǒng)。其中一些系統(tǒng)還具有較強的通用性，可以支持不同廠家生產的，各種型號的PAL，GAL，EPLD，F(xiàn)PGA產品開發(fā)。

PLD開發(fā)系統(tǒng)包括軟件和硬件倆部分。開發(fā)系統(tǒng)軟件是指PLD專用的編程語言和相應的匯編程序或編譯程序。開發(fā)系統(tǒng)軟件大體上可以分為匯編型，編譯型和原理圖收集型三種。

2006年59新疆大學信息科學與工程學院<數字電路課題組>8.8在系統(tǒng)可編程邏輯器件（ISP－PLD）圖8.8.1ispGAL16z8的電路結構框圖圖8.8.2ispGAL16z8編程操作流程圖圖8.8.3ispLSI1032的電路結構框圖圖8.8.4ispLSI1032的邏輯功能劃分框圖圖8.8.5通用邏輯模塊（GLB）的電路結構圖8.8.6GLB的其它幾種組態(tài)模式（a）高速旁路模式（b）異或邏輯模式（c）單乘積項模式圖8.8.7輸入/輸出單元（IOC）的電路結構圖8.8.8IOC的各種組態(tài)圖8.8.9ispLSI器件的編程接口圖8.8.10ispGDS22的結構框圖圖8.8.11ispGDS22的輸入/輸出單元（IOC）2006年60新疆大學信息科學與工程學院<數字電路課題組>圖8.8.1ispGAL16z8的電路結構框圖返回2006年61新疆大學信息科學與工程學院<數字電路課題組>圖8.8.2ispGAL16z8編程操作流程圖返回2006年62新疆大學信息科學與