基于EDA技術進行的數(shù)字電路設計_第1頁
基于EDA技術進行的數(shù)字電路設計_第2頁
基于EDA技術進行的數(shù)字電路設計_第3頁
全文預覽已結束

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

基于EDA技術進行的數(shù)字電路設計基于EDAEDAALTEraEPM7128SLC84-15和MAXPlusII10.0EDA1、EDA技術設計流程在設計方法上，EDA變革，將傳統(tǒng)“電路設計硬件搭試調試焊接”模式轉變?yōu)樵谟嬎銠C上自動完成。2、設計要求24零和調節(jié)小時、分鐘功能。具有整點報時功能。3、輸入設計源文件硬件描述語言文件、混合輸入文件，點擊Source/NewFile/MatchingSymbol建立一張原理圖符號，生成一個與原理圖文件相同名、相同功能邏輯宏元件，它自動加到元件列表中，可以在更高層圖紙中反復調用;4、邏輯編譯邏輯編譯選擇器件EPM7128SLC84-15，使用MAXPlusⅡ編譯器編jed)。5、綜合綜合就是利用EDA軟件系統(tǒng)綜合器將VHDL軟件設計與硬件可實現(xiàn)性掛鉤，這是將軟件轉化為硬件電路關鍵步驟。綜合器對源文件綜合是針對某一FPGA/CPID供應商產品系列。因此，綜合后結果具有硬件可實現(xiàn)性。EDA提供了良好邏輯綜合與優(yōu)化功能，它能夠將設計人員設計邏輯級電路圖自動地轉換為門級電路，并生成相應網表文件、時序分析文件和各種報表，若設計沒有錯誤，最終可生成可以編程下載。SOF文件。6、器件適配綜合通過后必須利用FPGA/CPLD布局/布線適配器將綜合后網表文件針對某一具體目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線等操作。適配后產生時序仿真用網表文件和下載文件，如JED或POF文件。適配對象直接與器件結構細節(jié)相對應。7、功能仿真通常，在設計過程中每一個階段都要進行仿真驗證其正確性。在綜合前，要進行行為仿真，將VHDI源程序直接送到VHDIVHDI是接近真實器件運行仿真，仿真過程中已將器件硬件特性考慮進去了，因此仿真精度要高得多。時序仿真網表文件中包含了較為精確延遲信息。8、編程下載通過仿真確定設計基本成功后，即可通過Byteblaster線將設計項目以JTAG更深層次延伸。9、目標系統(tǒng)VHDLCASE4O公司生產器件EPF1OK10TC144-332163能仿真。測試使用看來

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網僅提供信息存儲空間，僅對用戶上傳內容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論