第7章-門電路和組合邏輯電路《電子技術(shù)(第2版)》課件

第七章門電路和組合邏輯電路

第七節(jié)典型的集成組合邏輯電路

第六節(jié)組合邏輯電路的分析與設(shè)計(jì)第四節(jié)集成門電路第一節(jié)常用的數(shù)制第二節(jié)脈沖信號

第三節(jié)基本邏輯門電路及其組合第五節(jié)邏輯代數(shù)

*第八節(jié)應(yīng)用實(shí)例第七章門電路和組合邏輯電路第七節(jié)典型的集成組合邏輯電第一節(jié)

常用的數(shù)制數(shù)制就是計(jì)數(shù)的方法，常用的計(jì)數(shù)制有十進(jìn)制；六十進(jìn)制、二十四進(jìn)制、三十（或三十一）、十二進(jìn)制等數(shù)字系統(tǒng)中多采二進(jìn)制；八進(jìn)制和十六進(jìn)制1.十進(jìn)制十進(jìn)制有0,1,…,9共十個(gè)數(shù)碼，低位數(shù)碼到高位數(shù)碼的進(jìn)位是逢10進(jìn)1,十進(jìn)制數(shù)可以用10的冪的整數(shù)倍之和來表示第一節(jié)常用的數(shù)制數(shù)制就是計(jì)數(shù)的方法，常用的計(jì)數(shù)制有十進(jìn)制；2、二進(jìn)制數(shù)二進(jìn)位的基數(shù)為二，每位數(shù)碼只有0或1兩種可能，其進(jìn)位規(guī)律是逢而進(jìn)一。其按權(quán)展開規(guī)律與十進(jìn)制相同，其一般形式為：例如：2、二進(jìn)制數(shù)二進(jìn)位的基數(shù)為二，每位數(shù)碼只有0或1兩種可能，其3、八進(jìn)制八進(jìn)制有0,1,…,7共八個(gè)數(shù)碼，基數(shù)為8其進(jìn)位是逢8進(jìn)1。其按全展開的一般形式為：4、十六進(jìn)制十六進(jìn)制有0，1，…，9，A，…，F(xiàn)共16個(gè)數(shù)碼符號，其中A，…，F(xiàn)等6個(gè)符號分別表示10，…，15。其按全展開的一般形式為：3、八進(jìn)制八進(jìn)制有0,1,…,7共八個(gè)數(shù)碼，基數(shù)為8其進(jìn)位45、不同數(shù)制間的轉(zhuǎn)換

非十進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)，可以將非十進(jìn)制數(shù)寫為按權(quán)展開式，得出相加結(jié)果，就是與其對應(yīng)的十進(jìn)制數(shù)。十進(jìn)制數(shù)轉(zhuǎn)換成非十進(jìn)數(shù)

整數(shù)部分可以采取連除法，即將原來十進(jìn)制數(shù)連續(xù)除以轉(zhuǎn)換計(jì)數(shù)體的基數(shù)，每次除完所得余數(shù)為轉(zhuǎn)換數(shù)的系數(shù)，先得到得余數(shù)為地位，后得到的余數(shù)為高位，直到除得的商為0，也就是“除基數(shù)、得余數(shù)、作系數(shù)，從低位到高位?！崩纾海?6）10轉(zhuǎn)換成二進(jìn)制數(shù)5、不同數(shù)制間的轉(zhuǎn)換非十進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)

226213…余0…d026…余1…d123…余0…d221…余1…d320…余1…d4低高（26）10=（11010）2

小數(shù)部分采用連乘法，即將原來十進(jìn)制純小數(shù)部分乘以要轉(zhuǎn)換出的基數(shù)，取其乘積的整數(shù)部分作系數(shù)，剩余的純小數(shù)部分再接著乘。直至純小數(shù)部分為0或到一定精度為止。也就是“乘基數(shù)、取整數(shù)、作系數(shù)，從高位到低位。”例如：將（0.78125）10轉(zhuǎn)換成二進(jìn)制數(shù)0.1250×2=0.25…00.5625×2=1.1250…10.78125×2=1.5625…10.25×2=0.5…00.5×2=1.0…1高低（0.78125）10=（0.11001）2小數(shù)部分采用連乘法，即將原來十進(jìn)制純小數(shù)部分乘以要轉(zhuǎn)換出的基模擬信號：隨時(shí)間連續(xù)變化的信號第二節(jié)脈沖信號模擬信號數(shù)字信號電子電路中的信號1.模擬信號正弦波信號t三角波信號t模擬信號：隨時(shí)間連續(xù)變化的信號第二節(jié)脈沖信號模擬信號數(shù)字信

處理模擬信號的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號間的大小及相位關(guān)系。

在模擬電路中，晶體管三極管通常工作在放大區(qū)。

2.脈沖信號

是一種躍變信號，并且持續(xù)時(shí)間短暫。尖頂波t矩形波t處理模擬信號的電路稱為模擬電路。如整流電路、放大電路

處理數(shù)字信號的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號之間的邏輯關(guān)系。

在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)的作用。脈沖信號正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖處理數(shù)字信號的電路稱為數(shù)字電路，它注重研究的是輸入、脈沖幅度A脈沖上升沿tr

脈沖周期T脈沖下降沿tf

脈沖寬度tp

脈沖信號的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實(shí)際的矩形波脈沖幅度A脈沖上升沿tr脈沖周期T脈沖下降沿tf第三節(jié)基本邏輯門電路及其組合

基本邏輯運(yùn)算有“與”、“或”、“非”三種。在數(shù)字電路中，輸出與輸入的因果關(guān)系用邏輯表達(dá)式來描述，這個(gè)邏輯表達(dá)式稱為邏輯函數(shù)因此數(shù)字電路又稱為邏輯電路。邏輯變量的取值只有0和1兩個(gè)值，它不表示數(shù)值的大小，而是代表兩種相反的邏輯狀態(tài)。如：開關(guān)接通為1，斷開為0；電燈亮為1，電燈暗為0；高電平為1，低電平為0等等。1是0的反面，0也是1的反面。若規(guī)定高電平為1，低電平為0，稱為正邏輯系統(tǒng)。若規(guī)定低電平為1，高電平為0，稱為負(fù)邏輯系統(tǒng)。第三節(jié)基本邏輯門電路及其組合基本邏輯運(yùn)算有“與”、“或”220V+-

設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉合、燈亮用邏輯“1”表示。邏輯表達(dá)式：

Y=A?B1.與運(yùn)算(與門）“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí)，該事件才發(fā)生。000101110100ABYBYA狀態(tài)表一、基本邏輯運(yùn)算220V+-設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉BY220VA+-2.或運(yùn)算（或門）

“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí)，該事件就發(fā)生。邏輯表達(dá)式：

Y=A+B真值表000111110110ABYBY220VA+-2.或運(yùn)算（或門）“或”邏輯關(guān)系3.非運(yùn)算（非門）

“非”邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式：Y=A狀態(tài)表101AY0Y220VA+-R3.非運(yùn)算（非門）“非”邏輯關(guān)系是否定或相反的意思二、分立元件基本門電路采用正邏輯設(shè)高電平（約3V）為1，低電平（0V）為0；二極管為理想元件，正向?qū)ü軌航禐?V；晶體管工作在截止或飽和導(dǎo)通狀態(tài)，飽和導(dǎo)通時(shí)集射極電壓100VUCC高電平低電平二、分立元件基本門電路采用正邏輯設(shè)高電平（約3V）為1，低1、二極管“與”門電路1)電路2)工作原理輸入A、B、C全為高電平“1”，輸出F為“1”。輸入A、B、C不全為“1”，輸出F為“0”。0V0V0V0V0V3V+U12VRVDAVDCABFVDBC3V3V3V0V00000010101011001000011001001111ABFC“與”門邏輯狀態(tài)表0V3V1、二極管“與”門電路1)電路2)工作原理輸入A、B3)邏輯關(guān)系：“與”邏輯即：有“0”出“0”，

全“1”出“1”F=ABC邏輯表達(dá)式：

邏輯符號：&ABFC00000010101011001000011001001111ABFC“與”門邏輯狀態(tài)表3)邏輯關(guān)系：“與”邏輯即：有“0”出“0”，F(xiàn)=AB2、二極管“或”門電路1)電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABFC“或”門邏輯狀態(tài)表3V3V-U12VRVDAVDCABFVDBC2)工作原理輸入A、B、C全為低電平“0”，輸出F為“0”。輸入A、B、C有一個(gè)為“1”，輸出F為“1”。2、二極管“或”門電路1)電路0V0V0V0V0V33)邏輯關(guān)系：“或”邏輯即：有“1”出“1”，

全“0”出“0”F=A+B+C邏輯表達(dá)式：

邏輯符號：ABFC>100000011101111011001011101011111ABFC“或”門邏輯狀態(tài)表3)邏輯關(guān)系：“或”邏輯即：有“1”出“1”，F(xiàn)=A+B3、晶體管“非”門電路+UCC-UBBARKRBRCFT10截止飽和邏輯表達(dá)式：F=A“0”10“1”“0”“1”AF“非”門邏輯狀態(tài)表邏輯符號1AF3、晶體管“非”門電路+UCC-UBBARKRBRCFT邏輯式：&ABF邏輯符號：三、基本邏輯門電路的組合

1.“與非”門電路邏輯式：&ABF邏輯符號：三、基本邏輯門電路的組合1.“與“與非”門電路有“0”出“1”，全“1”出“0”“與”門&ABCF&ABC“與非”門00010011101111011001011101011110ABFC“與非”門邏輯狀態(tài)表F=ABC邏輯表達(dá)式：

1F“非”門“與非”門電路有“0”出“1”，全“1”出“0”“與”門&2.“或非”門電路有“1”出“0”，全“0”出“1”1F“非”門00010010101011001000011001001110ABFC“或非”門邏輯狀態(tài)表“或”門ABC>1“或非”門FABC>1F=A+B+C邏輯表達(dá)式：

2.“或非”門電路有“1”出“0”，全“0”出“1”1F“3.與或非邏輯&ABCY>1&D1&&ABCY>1D常用復(fù)合邏輯函數(shù)見表7-83.與或非邏輯&ABCY>1&D1&&ABCY>1D常用例：根據(jù)輸入波形畫出輸出波形ABF1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABF1>1ABF2F2例：根據(jù)輸入波形畫出輸出波形ABF1有“0”出“0”，全“1第四節(jié)集成門電路

TTL門電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點(diǎn)，目前分立元件電路已被集成電路替代。下面介紹集成“與非”門電路的工作原理、特性和參數(shù)。一、TTL集成門電路第四節(jié)集成門電路TTL門電路是雙極型集成電路，與輸入級中間級輸出級1.

TTL“與非”門電路(1)工作原理v5F

R3R5AB

CR4R2R1v3v4v2+5V

v1E2E3E1B等效電路C多發(fā)射極三極管輸入級中間級輸出級1.TTL“與非”門電路(1)工作原理v5F

R3R5AB

CR4R2R1v3v4v2+5Vv1“1”(3.6V)

輸入全為高電平“1”(3.6V)時(shí)4.3Vv2、v5飽和導(dǎo)通鉗位2.1VE結(jié)反偏截止“0”(0.3V)

負(fù)載電流（灌電流）輸入全高“1”,輸出為低“0”1Vv5FR3R5ABCR4R2R1v3v4v2v5FR3R5AB

CR4R2R1v3v4v2+5Vv11Vv2、v5截止

負(fù)載電流（拉電流）

輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”輸入有低“0”輸出為高“1”

流過E結(jié)的電流為正向電流VF5-0.7-0.7

=3.6V5Vv5FR3R5ABCR4R2R1v3v4v2有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010011101111011001011101011110ABFC“與非”門邏輯狀態(tài)表F=ABC邏輯表達(dá)式：

F&ABC“與非”門有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系0001004輸入二“與非”門CT74LS202輸入四“與非”門

CT74LS004輸入二“與非”門CT74LS202輸入四“與非”門CT71)電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系。CDE(2)主要參數(shù)電壓傳輸特性測試電路01231234Ui/VUO/V&+5VUiUoVVAB1)電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系。CABDE低電平噪聲容限電壓UNL—保證輸出高電平電壓不低于額定值90%的條件下所允許疊加在輸入低電平電壓上的最大噪聲（或干擾）電壓。UNL=UOFF–UIL允許疊加干擾定量說明門電路抗干擾能力UOFF

UOFF是保證輸出為額定高電平的90%時(shí)所對應(yīng)的最大輸入低電平電壓。0.9UOH輸入低電平電壓UIL01231234Ui/VUO/V2)開門電平UON和關(guān)門電平UOFF

：ABDE低電平噪聲容限電壓UNL—保證輸出高電平電壓不低于額輸入高電平電壓UIHAB高電平噪聲容限電壓UNH—保證輸出低電平電壓的條件下所允許疊加在輸入高電平電壓上的最大噪聲（或干擾）電壓。UNH=UIH–UON允許疊加干擾定量說明門電路抗干擾能力UON

UON是保證輸出為額定低電平時(shí)所對應(yīng)的最小輸入高電平電壓。DE01231234Ui/VUO/V輸入AB高電平噪聲容限電壓UNH—保證輸出低電平電壓的條件下ABCDE3）輸入低電平噪聲容限UOL和輸入高電平噪聲容限UOH電壓傳輸特性典型值3.6V，2.4V為合格典型值0.3V，0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL輸出高電平電壓UOH和輸出低電平電壓UOLUO/V01231234Ui/VABCDE3）輸入低電平噪聲容限UOL和輸入高電平噪聲容限U

指一個(gè)“與非”門能帶同類門的最大數(shù)目，它表示帶負(fù)載的能力。對于TTL“與非”門NO

8。輸入高電平電流IIH和輸入低電平電流IIL

當(dāng)某一輸入端接高電平，其余輸入端接低電平時(shí)，流入該輸入端的電流，稱為高電平輸入電流IIH（A）。

當(dāng)某一輸入端接低電平，其余輸入端接高電平時(shí)，流出該輸入端的電流，稱為低電平輸入電流IIL（mA）。（4）扇出系數(shù)NO指一個(gè)“與非”門能帶同類門的最大數(shù)目，它表示帶負(fù)載的10

當(dāng)某一輸入端接低電平，其余輸入端接高電平時(shí)，流出該輸入端的電流，稱為低電平輸入電流IIL

（mA）。

若要保證輸出為高電平，則對電阻值有限制RIIL<UNL&&F11R10當(dāng)某一輸入端接低電平，其余輸入端接高電平時(shí)，流出5）平均傳輸延遲時(shí)間tpd50%50%tpd1tpd2TTL的tpd約在10ns~40ns，此值愈小愈好。輸入波形ui輸出波形uO5）平均傳輸延遲時(shí)間tpd50%50%tpd1tpd22.三態(tài)輸出TTL“與非”門電路當(dāng)控制端為高電平“1”時(shí)，實(shí)現(xiàn)正常的“與非”邏輯關(guān)系

F=A?B“1”控制端

VDEv5F

R3R5AB

R4R2R1v3v4v2+5Vv1截止2.三態(tài)輸出TTL“與非”門電路當(dāng)控制端為高電平“1”時(shí)“0”控制端

VDEv5F

R3R5AB

R4R2R1v3v4v2+5Vv1導(dǎo)通1V1V截止截止當(dāng)控制端為低電平“0”時(shí)，輸出F處于開路狀態(tài)，也稱為高阻狀態(tài)?！?”控制端VDEv5FR3R5ABR4R2R1&FEBA邏輯符號0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意態(tài)三態(tài)輸出“與非”狀態(tài)表ABEF輸出高阻功能表&FEBA邏輯符號0高阻0三態(tài)門應(yīng)用：可實(shí)現(xiàn)用一條總線分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號?！?”“0”“0”如圖所示：總線&A1B1E1&A2B2E2&A3B3E3A1

B1三態(tài)門應(yīng)用：可實(shí)現(xiàn)用一條總線分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號有源負(fù)載v5F

R3AB

CR2R1v2+5Vv1RLU

&FCBA邏輯符號3.集電極開路的“與非”門電路有源負(fù)載v5FR3ABCR2R1v2+5VvOC門的特點(diǎn)：1.輸出端可直接驅(qū)動負(fù)載2.幾個(gè)輸出端可直接相聯(lián)“1”“0”“0”“0”“0”如：F&CBAKA+24VKA~220&A1B1C1F1&A2B2C2F2&A3B3C3F3URLFOC門的特點(diǎn)：1.輸出端可直接驅(qū)動負(fù)載2.幾個(gè)輸出端可直接相1.CMOS“非”門電路DSGSDG+UDDAFV1V2PMOS管NMOS管CMOS管負(fù)載管驅(qū)動管(互補(bǔ)對稱管)A=“1”時(shí)，V1導(dǎo)通，

V2截止，F(xiàn)=“0”A=“0”時(shí)，V1截止，

V2導(dǎo)通，F(xiàn)=“1”F=A

二、CMOS集成門電路

1.CMOS“非”門電路DSGSDG+UDDAFV1V2PMDSGSDG+UDDAFV2V4DSGV3SDGV1B

當(dāng)A，B兩個(gè)輸入全為1時(shí)，驅(qū)動管V1和V2都導(dǎo)通，電阻很低，而負(fù)載管V3和V4不能開啟，處于截止?fàn)顟B(tài)，電阻很高，故輸出F＝0；112.CMOS“與非”門電路DSGSDG+UDDAFV2V4DSGV3SDGV1BDSGSDG+UDDAYV2V4DSGV3SDGV1B

當(dāng)A，B兩個(gè)輸入有一個(gè)或全為0時(shí)，串聯(lián)的驅(qū)動管截止，電阻很高，而并聯(lián)的負(fù)載管導(dǎo)通，電阻很低，故輸出Y＝1；013.CMOS“與非”門電路DSGSDG+UDDAYV2V4DSGV3SDGV1BDSGSDG+UDDAFV1V4DSGV3SDGV2B3.CMOS“或非”門電路DSGSDG+UDDAFV1V4DSGV3SDGV2B3.C4.CMOS傳輸門電路UDDuiV1V2CCuO控制極控制極（1）電路（2）工作原理設(shè)：10V0V可見ui在0~10V連續(xù)變化時(shí)，至少有一個(gè)管子導(dǎo)通，傳輸門打開，（相當(dāng)于開關(guān)接通）ui可傳輸?shù)捷敵龆?，即uO=ui，所以COMS傳輸門可以傳輸模擬信號，也稱為模擬開關(guān)。（0~7V）導(dǎo)通（3~10V）導(dǎo)通4.CMOS傳輸門電路UDDuiV1V2CCuO控制極控制極4.CMOS傳輸門電路UDDuiV1V2CCuO控制極控制極0V10V可見ui在0~10V連續(xù)變化時(shí)，兩管子均截止，傳輸門關(guān)斷，（相當(dāng)于開關(guān)斷開）ui不能傳輸?shù)捷敵龆?。?~10V）截止截止結(jié)論：C=“1”(C=“0”)時(shí)傳輸門開通。C=“0”(C=“1”)時(shí)傳輸門關(guān)斷。（2）工作原理設(shè)：4.CMOS傳輸門電路UDDuiV1V2CCuO控制極控制極4.CMOS傳輸門電路TGuiuOCC邏輯符號開關(guān)電路TGuiuiCC1“1”開通TGuiuiCC1“0”關(guān)斷4.CMOS傳輸門電路TGuiuOCC邏輯符號開關(guān)電路TGu5.三態(tài)輸出CMOS門電路當(dāng)E端為1時(shí)，模擬開關(guān)TG接通，輸出端F和輸入端A滿足“非”的邏輯關(guān)系，即當(dāng)E端為0時(shí)，TG斷開，輸出端F呈現(xiàn)高阻狀態(tài)。5.三態(tài)輸出CMOS門電路當(dāng)E端為1時(shí)，模擬開關(guān)TG接通，輸三、集成邏輯門電路使用中的

幾個(gè)實(shí)際問題1.TTL門電路與CMOS門電路的性能比較CMOS電路優(yōu)點(diǎn)(1)靜態(tài)功耗低（每門只有0.01mW,TTL每門10mW)(2)抗干擾能力強(qiáng)(3)扇出系數(shù)大(4)允許電源電壓范圍寬(3~18V)TTL電路優(yōu)點(diǎn)(1)速度快(2)抗干擾能力強(qiáng)(3)帶負(fù)載能力強(qiáng)三、集成邏輯門電路使用中的

一般不允許將多余的輸入端懸空1）對“與”門、“與非”門電路，應(yīng)將多余輸入端經(jīng)一電阻或直接接電源正端；2）對“或”門、“或非”門電路，應(yīng)將多余輸入端接“地”；3）如果前級有足夠的驅(qū)動能力，也可將多余輸入端與信號輸入端聯(lián)在一起。2.門電路多余輸入端的處理一般不允許將多余的輸入端懸空2.門電路多余輸入端的處理3.CMOS門電路與TTL門電路的連接(1)CMOS電路驅(qū)動TTL電路3.CMOS門電路與TTL門電路的連接(1)CMOS電路3.CMOS門電路與TTL門電路的連接(2)TTL電路驅(qū)動CMOS電路3.CMOS門電路與TTL門電路的連接(2)TTL電4.門電路驅(qū)動分立元件電路4.門電路驅(qū)動分立元件電路第五節(jié)邏輯代數(shù)

邏輯代數(shù)（又稱布爾代數(shù)）表示的是邏輯關(guān)系，它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”，表示兩種相互對立的邏輯狀態(tài)。這是它與普通代數(shù)的本質(zhì)區(qū)別。第五節(jié)邏輯代數(shù)邏輯代數(shù)（又稱布爾代數(shù)）表示

基本運(yùn)算法則一、邏輯代數(shù)運(yùn)算法則與定律自等律0-1律重疊律還原律互補(bǔ)律交換律基本運(yùn)算法則一、邏輯代數(shù)運(yùn)算法則與定律自等律0-1律重證:結(jié)合律分配律A+1=1

AA=A.證:結(jié)合律分配律A+1=1A反演律吸收律（3）A+AB=A（4）（2）（1）A(A+B)=A（5）（6）反演律吸收律（3）A+AB=A（4）（2）（1）二、邏輯函數(shù)的表示方法表示方法邏輯式真值表（狀態(tài)表）邏輯圖卡諾圖下面舉例說明這四種表示方法。例：設(shè)有一個(gè)3輸入變量的奇數(shù)判別電路，輸入變量用A、B、C

表示，輸出變量用F表示。當(dāng)輸入變量中有奇數(shù)個(gè)1時(shí)，F(xiàn)=1；輸入變量中有偶數(shù)個(gè)1時(shí)，F(xiàn)=0.二、邏輯函數(shù)的表示方法表示方法邏輯式真值表（狀態(tài)表）邏

1.真值表（狀態(tài)表）用輸入、輸出變量的邏輯狀態(tài)（“1”或“0”）以表格形式來表示邏輯函數(shù)。三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài)

0000

A

B

C

F00110101011010011010110011111.真值表（狀態(tài)表）用輸入、輸出變量的邏輯狀態(tài)（“1”2.邏輯表達(dá)式取F=“1”(或F=“0”)列邏輯式取F=“1”

用“與”“或”“非”等運(yùn)算來表達(dá)邏輯函數(shù)的表達(dá)式。由真值表寫出邏輯式對應(yīng)于F=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。一種組合中，輸入變量之間是“與”關(guān)系，

0000

A

B

C

F00110101011010011010110011112.邏輯表達(dá)式取F=“1”(或F=“0”)列邏輯各組合之間是“或”關(guān)系

反之，也可由邏輯式列出真值表。

0000

A

B

C

F0011010101101001101011001111各組合之間反之，也可由邏輯式列出真值表。3.邏輯圖FCBA&&&&&&&>1CBA3.邏輯圖FCBA&&&&&&&>1CBA三、邏輯函數(shù)的化簡

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡化，則可使用較少的邏輯門實(shí)現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。

利用邏輯代數(shù)變換，可用不同的門電路實(shí)現(xiàn)相同的邏輯功能?；喎椒ü椒ㄖZ圖法三、邏輯函數(shù)的化簡由邏輯狀態(tài)表直接寫出的邏輯式化簡1.邏輯函數(shù)的代數(shù)化簡法(1)并項(xiàng)法(2)吸收法化簡化簡1.邏輯函數(shù)的代數(shù)化簡法(1)并項(xiàng)法(2)吸收法化簡(4)配項(xiàng)法化簡(3)削去法消去(4)配項(xiàng)法化簡(3)削去法消去化簡消去吸收消去消去吸收化簡消去吸收消去消去吸收

2.邏輯函數(shù)的卡諾圖化簡法(1)最小項(xiàng)：對于n輸入變量有2n種組合,其相應(yīng)的乘積項(xiàng)也有2n個(gè)，則每一個(gè)乘積項(xiàng)就稱為一個(gè)最小項(xiàng)。其特點(diǎn)是每個(gè)輸入變量均在其中以原變量和反變量形式出現(xiàn)一次，且僅一次。用邏輯代數(shù)化簡較復(fù)雜的邏輯函數(shù)時(shí)，難以確認(rèn)化簡結(jié)果是否是最簡式。利用卡諾圖化簡邏輯函數(shù)，不僅方法簡單，而且能直接得出邏輯函數(shù)的最簡表達(dá)式。2.邏輯函數(shù)的卡諾圖化簡法(1)最小項(xiàng)：用邏輯代數(shù)化簡較復(fù)m0以三變量A、B、C為例：

輸入變量的每一組取值都使一個(gè)對應(yīng)的最小項(xiàng)取值為“1”。ABC000001010011100101110111最小項(xiàng)編號m1m2m3m4m5m6m7最小項(xiàng)編號為最小項(xiàng)對應(yīng)的二進(jìn)制數(shù)用表示。m0以三變量A、B、C為例：輸入變量的每一組取值例1：判斷下列哪些是最小項(xiàng)（四變量）是最小項(xiàng)不是最小項(xiàng)例2：F=AB+C例1：判斷下列哪些是最小項(xiàng)（四變量）是最小項(xiàng)不是最小項(xiàng)例2：如：三個(gè)變量，有8種組合，最小項(xiàng)就是8個(gè)，卡諾圖也相應(yīng)有8個(gè)小方格。在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài)。(2)卡諾圖:

與變量的最小項(xiàng)對應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填入一個(gè)最小項(xiàng)。如：三個(gè)變量，有8種組合，最小項(xiàng)就是8個(gè)，卡諾圖也相應(yīng)有8個(gè)卡諾圖BA0101二變量BCA0010011110三變量二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)編號AB00011110CD00011110四變量任意兩個(gè)相鄰最小項(xiàng)之間只有一個(gè)變量改變卡諾圖BA0101二變量BCA0010011110三變量二進(jìn)1)根據(jù)狀態(tài)表畫出卡諾圖如:ABC00100111101111將輸出變量為“1”的填入對應(yīng)的小方格,為“0”的可不填。

0000

A

B

C

Y00110101011010011010110011111)根據(jù)狀態(tài)表畫出卡諾圖如:ABC00100111101112)根據(jù)邏輯式畫出卡諾圖ABC00100111101111將邏輯式中的最小項(xiàng)分別用“1”填入對應(yīng)的小方格。如果邏輯式中最小項(xiàng)不全，可不填。如:注意：如果邏輯式不是由最小項(xiàng)構(gòu)成，一般應(yīng)先化為最小項(xiàng)，或按例7方法填寫。2)根據(jù)邏輯式畫出卡諾圖ABC00100111101111將(3)用卡諾圖化簡邏輯函數(shù)利用公式將相鄰的最小項(xiàng)合并，消去互為反變量的因子。若卡諾圖中兩個(gè)相鄰單元均為1，則這兩個(gè)相鄰最小項(xiàng)的和將消去一個(gè)變量；若4個(gè)相鄰單元均為1，則4個(gè)相鄰最小項(xiàng)的和將消去兩個(gè)變量。1)將卡諾圖中取值為1的相鄰小方格圈成“矩形”或“方形”圈，每個(gè)圈內(nèi)1的個(gè)數(shù)要盡可能多（1可被圈多次），但所圈取1的個(gè)數(shù)應(yīng)為

步驟：2)圈的數(shù)目應(yīng)盡可能少。每圈一個(gè)新的圈時(shí)，必須包含至少一個(gè)在已圈過的圈中未出現(xiàn)過的新1，否則得不到最簡式。(3)用卡諾圖化簡邏輯函數(shù)利用公式將相鄰的最小項(xiàng)合并，消去互ABC00100111101111例3.用卡諾圖表示并化簡。解：(a)將取值為“1”的相鄰小方格圈成圈，(b)所圈取值為“1”的相鄰小方格的個(gè)數(shù)應(yīng)為2n，(n=0,1,2…)3)對每個(gè)圈寫成一個(gè)乘積項(xiàng)。應(yīng)保留圈內(nèi)最小項(xiàng)的相同變量，除去不同的變量。4)寫出各乘積項(xiàng)之和為化簡結(jié)果ABC00100111101111例3.用卡諾圖表示并化簡。(3)應(yīng)用卡諾圖化簡邏輯函數(shù)ABC00100111101111解：三個(gè)圈最小項(xiàng)分別為：合并最小項(xiàng)寫出簡化邏輯式卡諾圖化簡法：保留一個(gè)圈內(nèi)最小項(xiàng)的相同變量，而消去相反變量。(3)應(yīng)用卡諾圖化簡邏輯函數(shù)ABC00100111101100ABC100111101111解：寫出簡化邏輯式多余AB00011110CD000111101111相鄰例4.應(yīng)用卡諾圖化簡邏輯函數(shù)(1)(2)00ABC100111101111解：寫出簡化邏輯式多余AB解：寫出簡化邏輯式AB00011110CD000111101例5.應(yīng)用卡諾圖化簡邏輯函數(shù)111111111

含A均填“1”注意：1.圈的個(gè)數(shù)應(yīng)最少2.每個(gè)“圈”要最大3.每個(gè)“圈”至少要包含一個(gè)未被圈過的最小項(xiàng)。解：寫出簡化邏輯式AB00011110CD000111101第六節(jié)

組合邏輯電路的分析與設(shè)計(jì)

組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖X1XnX2F2F1Fn......組合邏輯電路輸入輸出第六節(jié)組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路：一、組合邏輯電路的分析(1)由已知的邏輯圖，逐級寫出邏輯表達(dá)式(2)邏輯化簡與邏輯變換(3)由化簡后的邏輯最簡式列真值表(4)依真值表分析電路的邏輯功能已知邏輯電路確定邏輯功能分析步驟：一、組合邏輯電路的分析(1)由已知的邏輯圖，逐級寫出例1：分析下圖的邏輯功能(1)寫出邏輯表達(dá)式F=F2F3=AABBAB...AB..AB.A..ABBF1.AB&&&&FF3F2..例1：分析下圖的邏輯功能(1)寫出邏輯表達(dá)式F=(2)應(yīng)用邏輯代數(shù)化簡F=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..(2)應(yīng)用邏輯代數(shù)化簡F=AABB(3)列邏輯狀態(tài)表ABF001100111001F=AB+AB=AB邏輯式(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。

=1ABF邏輯符號(3)列邏輯狀態(tài)表ABF001100111001F=(1)寫出邏輯式例2：分析下圖的邏輯功能.A

B.F=ABAB

.A?B化簡&&11.BAF&A

B

=AB+AB(1)寫出邏輯式例2：分析下圖的邏輯功能.AB.F(2)列邏輯狀態(tài)表F=AB+AB(3)分析邏輯功能

輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“判一致電路”(“同或門”)

,可用于判斷各輸入端的狀態(tài)是否相同。=AB邏輯式

=1ABF邏輯符號=ABABF001100100111(2)列邏輯狀態(tài)表F=AB+AB(3)分析邏輯功例3：分析下圖的邏輯功能F&&1.BA&C101AA寫出邏輯式：=AC+BCF=AC?BC設(shè)：C=1封鎖打開選通A信號例3：分析下圖的邏輯功能F&&1.BA&C101AA寫出邏輯BF&&1.BA&C001設(shè)：C=0封鎖選通B信號打開例3：分析下圖的邏輯功能B寫出邏輯式：=AC+BCF=AC?BCBF&&1.BA&C001設(shè)：C=0封鎖選通B信號打開例3二、組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)(1)根據(jù)給定的邏輯要求列真值表表(2)根據(jù)真值表寫出邏輯表達(dá)式(3)化簡邏輯式，并按規(guī)定的邏輯門進(jìn)行變換(4)畫出相應(yīng)的邏輯電路圖設(shè)計(jì)步驟如下：二、組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)(1例4：設(shè)計(jì)三人表決電路,多數(shù)人同意，通過；否則不通過。真值表輸出為F，多數(shù)贊成時(shí)是“1”，否則是“0”。

設(shè)A、B、C分別表示三人態(tài)度:

同意為“1”，不同意為“0”；

根據(jù)邏輯要求列狀態(tài)表例4：設(shè)計(jì)三人表決電路,多數(shù)人同意，通過；否則不通過。真值表(2)由狀態(tài)表寫出邏輯式真值表(3)化簡邏輯式可得：或由卡圖諾可得相同結(jié)果ABC00100111101111(2)由狀態(tài)表寫出邏輯式真值表(3)化簡邏輯式可得：(4)根據(jù)邏輯表達(dá)式畫出邏輯圖。&1&&ABBCF

若用與或門實(shí)現(xiàn)(4)根據(jù)邏輯表達(dá)式畫出邏輯圖。&1&&ABBCF&&&&ABCF

若用與非門實(shí)現(xiàn)&&&&ABCF若用與非門實(shí)現(xiàn)例5:

某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有兩臺發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。試畫出控制G1和G2運(yùn)行的邏輯圖。

設(shè)：A、B、C分別表示三個(gè)車間的開工狀態(tài)：

開工為“1”，不開工為“0”；

G1和

G2運(yùn)行為“1”，不運(yùn)行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。例5:某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站

邏輯要求：如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。開工“1”不開工“0”運(yùn)行“1”不運(yùn)行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G2邏輯要求：如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果(3)化簡邏輯式可得：10100101001110011011100001110010ABC

G1

G210001101(2)由狀態(tài)表寫出邏輯式ABC00100111101111(4)用“與非”門構(gòu)成邏輯電路

由邏輯表達(dá)式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡。ABC00100111101111(4)用“與非”門構(gòu)成邏輯電路由邏輯表達(dá)式畫出卡諾(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2(5)畫出邏輯圖ABCABC&&&&&&&&&G1G2例6、設(shè)醫(yī)院某科有A、B、C、D共4個(gè)監(jiān)護(hù)病房，在護(hù)士值班室對應(yīng)設(shè)置4個(gè)呼喚指示燈L1、L2、L3、L4。要求當(dāng)A病房有呼喚時(shí)，無論其他病房是否有呼喚，只有L1燈亮；當(dāng)A病房無呼喚，而B病房有呼喚時(shí)，無論C、D病房是否有呼喚，只有L2燈亮；當(dāng)A、B病房無呼喚，而C病房有呼喚時(shí)，無論D病房是否有呼喚，只有L3燈亮；只有當(dāng)A、B、C病房無呼喚，而D病房有呼喚時(shí)，L4燈才亮。試畫出滿足上述要求的優(yōu)先照顧病重患者的呼喚邏輯圖。解先設(shè)A、B、C、D病房有呼喚為1，無呼喚為0。L1、L2、L3、L4呼喚指示燈亮為1，滅為0。例6、設(shè)醫(yī)院某科有A、B、C、D共4個(gè)監(jiān)護(hù)病房，在護(hù)士值班室ABCDL1L2L3L41ХХХ100001ХХ0100001Х001000010001真值表ABCDL1L2L3L41ХХХ100001ХХ010000一、加法器二進(jìn)制十進(jìn)制：0~9十個(gè)數(shù)碼，“逢十進(jìn)一”。

在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。

在數(shù)字電路中，為了把電路的兩個(gè)狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對應(yīng)起來，采用二進(jìn)制。二進(jìn)制：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。第七節(jié)典型的集成組合邏輯電路一、加法器二進(jìn)制十進(jìn)制：0~9十個(gè)數(shù)碼，“逢十進(jìn)一”。加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)位如：0

0

0

0

11+10101010不考慮低位來的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來的進(jìn)位全加器實(shí)現(xiàn)加法器:實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)位如：0001、半加器

半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來自低位的進(jìn)位。AB兩個(gè)輸入表示兩個(gè)同位相加的數(shù)兩個(gè)輸出SC表示半加和表示向高位的進(jìn)位邏輯符號：半加器：COABSC1、半加器半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不半加器邏輯狀態(tài)表A

B

S

C0000011010101101邏輯表達(dá)式邏輯圖&=1..ABSC半加器邏輯狀態(tài)表ABSC02、全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示低位來的進(jìn)位輸出表示本位和表示向高位的進(jìn)位CiSi

全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來自低位的進(jìn)位。邏輯符號：

全加器：AiBiCi-1SiCiCOCI2、全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示(1)列邏輯狀態(tài)表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111(1)列邏輯狀態(tài)表(2)寫出邏輯式AiBi邏輯圖&=1>1AiCiSiCi-1Bi&&半加器構(gòu)成的全加器>1BiAiCi-1SiCiCOCO邏輯圖&=1>1AiCiSiCi-1Bi&&半加器構(gòu)成的全加3、多位加法器低位全加器的進(jìn)位輸出CO接到高位的進(jìn)位輸入CI，任意一位的加法運(yùn)算必須在低一位的運(yùn)算完成之后才能進(jìn)行，故稱為串行進(jìn)位。

4位串行進(jìn)位加法器3、多位加法器低位全加器的進(jìn)位輸出CO接到高位的進(jìn)位輸入CI二、編碼器

把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個(gè)信息。

要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足

2nN二、編碼器把二進(jìn)制碼按一定規(guī)律編排，使每組1、二進(jìn)制編碼器將輸入信號編成二進(jìn)制代碼的電路。2n個(gè)n位編碼器高低電平信號二進(jìn)制代碼1、二進(jìn)制編碼器將輸入信號編成二進(jìn)制代碼的電路。2n個(gè)n位(1)分析要求：

輸入有8個(gè)信號，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼。例如設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(1)將I0、I1、…I78個(gè)信號編成二進(jìn)制代碼。(2)編碼器每次只能對一個(gè)信號進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號同時(shí)有效。(3)

設(shè)輸入信號高電平有效。(1)分析要求：例如設(shè)計(jì)一個(gè)編碼器，滿足以下要求：001011101000010100110111I0I1I2I3I4I5I6I7(2)列編碼表：輸入輸出Y2

Y1

Y000101(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0(4)畫出邏輯圖10000000111I7I6I5I4將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路2、二–

十進(jìn)制編碼器表示十進(jìn)制數(shù)4位10個(gè)編碼器高低電平信號二進(jìn)制代碼將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路2、二–十

列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個(gè)數(shù)碼，最常用的是8421碼。000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD碼編碼表列編碼表：000輸出輸入Y1Y2Y00(I0)1(

寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I畫出邏輯圖10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0畫出邏輯圖10000000011101101001&&&>

法二：法二：十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K×10S001S12S23S34S45S56S67S78S89S9十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I

當(dāng)有兩個(gè)或兩個(gè)以上的信號同時(shí)輸入編碼電路，電路只能對其中一個(gè)優(yōu)先級別高的信號進(jìn)行編碼。

即允許幾個(gè)信號同時(shí)有效，但電路只對其中優(yōu)先級別高的信號進(jìn)行編碼，而對其它優(yōu)先級別低的信號不予理睬。優(yōu)先編碼器當(dāng)有兩個(gè)或兩個(gè)以上的信號同時(shí)輸入編碼電路，電路只能對CT74LS4147編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110CT74LS4147編碼器功能表I9Y0I8I7I6I5ICT74LS147集成優(yōu)先編碼器(10線-4線)T4147引腳圖低電平有效16151413121110912345678CT74LS4147CT74LS147集成優(yōu)先編碼器(10線-4線)T4147引三、譯碼器和數(shù)字顯示

譯碼是編碼的反過程，它是將代碼的組合譯成一個(gè)特定的輸出信號。1、二進(jìn)制譯碼器8個(gè)3位譯碼器二進(jìn)制代碼高低電平信號三、譯碼器和數(shù)字顯示譯碼是編碼的反過程，它是將代狀態(tài)表

例：三位二進(jìn)制譯碼器（輸出高電平有效）輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出狀態(tài)表例：三位二進(jìn)制譯碼器（輸出高電寫出邏輯表達(dá)式Y(jié)0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC寫出邏輯表達(dá)式Y(jié)0=ABCY1=ABCY2=AB邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y例：利用譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作例：利用譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)總線2-4線譯碼器AB總線譯碼器工作工作原理：(以A0A1=00為例)000總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門脫離總線數(shù)據(jù)全為“1”總線譯碼器工作工作原理：(以A0A1=00為例)000總線總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作工作原理：(以A0A1=00為例)000脫離總線數(shù)據(jù)全為“1”總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器CT74LS139型譯碼器(a)外引線排列圖；(b)邏輯圖(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC109161514131211CT74LS139(b)11111&Y0&Y1&Y2&Y3SA0A1雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端CT74LS139型譯碼器(a)外引線排列圖；(b)邏輯

輸入

輸出SA0A1Y0110000011001101110139功能表Y1Y2Y3111011101110111CT74LS139型譯碼器雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端S=0時(shí)譯碼器工作輸出低電平有效輸入輸出SAT3138(74LS138)的功能表譯中為“0”，輸出為低電平低電平有效禁止譯碼譯碼工作高電平有效T3138(74LS138)的功能表譯中為“0”，輸出為低電

★構(gòu)成邏輯函數(shù)最小項(xiàng)發(fā)生器

如果將一邏輯函數(shù)的輸入變量加到譯碼器的譯碼輸入端，則譯碼器的每一個(gè)輸出端都對應(yīng)一個(gè)邏輯函數(shù)的最小項(xiàng)。

輸入變量m0ABCm1m2m3m4m5m6m7★構(gòu)成邏輯函數(shù)最小項(xiàng)發(fā)生器如果將一邏輯函數(shù)的輸入變例1

用譯碼器T3138(74LS138)實(shí)現(xiàn)組合邏輯電路F（A,B,C）=∑m(2,3,6,7)

(2）將函數(shù)F轉(zhuǎn)換成最小項(xiàng)表達(dá)式(3)利用摩根定律變換將三個(gè)控制端按允許譯碼條件進(jìn)行處理例1用譯碼器T3138(74LS138)實(shí)現(xiàn)組合邏輯電(4)將A、B、C對應(yīng)片子輸入端A2、A1、A0

,并將2，3，6，7的輸出作為與非門輸入，便得到邏輯函數(shù)F。(4)將A、B、C對應(yīng)片子輸入端A2、A1、A0,并將2例2：試用兩片3線－8線譯碼器74LS138(T3138)組成4線/16線譯碼器，將輸入的4位二進(jìn)制代碼D3D2D1D0譯成16個(gè)獨(dú)立的低電平信號Z0～Z15。Y0Y1Y2Y7S2Y374LS138(1)Z5Z0Z6Z1Z7Z3Z2Z4Y4Y5Y6S3S1A0A1A2Y0Y1Y2Y7S2Y374LS138(2)Z13Z8Z14Z9Z15Z11Z10Z12Y4Y5Y6S3S1A0A1A2D0D1D2D3+5v★譯碼器的擴(kuò)展例2：試用兩片3線－8線譯碼器74LS138(T3138)組D3=0時(shí)，片(1)工作，片(2)禁止D3=1時(shí)，片(1)禁止，片(2)工作譯出0000～0111八個(gè)代碼譯出1000～1111八個(gè)代碼D3=0時(shí)，片(1)工作，片(2)禁止D3=1時(shí)，片(

二-十進(jìn)制譯碼器將4位二進(jìn)制代碼輸入的BCD碼譯成十個(gè)輸出信號。二－十進(jìn)制譯碼器74LS42邏輯圖2.二-十進(jìn)制譯碼器又稱4線／10線譯碼器

二-十進(jìn)制譯碼器將4位二進(jìn)制代碼輸入的BCD碼譯成十個(gè)輸根據(jù)邏輯圖得到：根據(jù)邏輯圖得到：

二-十進(jìn)制譯碼器74LS42的真值表譯中為0拒絕偽碼二-十進(jìn)制譯碼器74LS42的真值表譯中為0拒絕偽碼3.

顯示譯碼器

在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用十進(jìn)制數(shù)顯示出來，這就要用顯示譯碼器。二十進(jìn)制代碼譯碼器驅(qū)動器顯示器3.顯示譯碼器在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用gfedcba例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時(shí)發(fā)光高電平時(shí)發(fā)光共陽極接法abcgdef+dgfecbagfedcba共陰極接法abcdefg

（1）七段字形數(shù)碼顯示器gfedcba例：共陰極接法abcdQ3Q2Q1Q0agfedcb譯碼器二十進(jìn)制代碼(共陰極)100101111117個(gè)4位Q3Q2Q1Q0agfedcb譯碼器二(共陰極)10010七段顯示譯碼器狀態(tài)表gfedcbaQ3Q2Q1Q0a

b

c

d

efg00001111