集成電路設(shè)計與制造主要流程分析

集成電路設(shè)計與制造主要流程分析集成電路設(shè)計與制造的主要流程框架設(shè)計芯片檢測單晶、外延材料掩膜版芯片制造過程測試系統(tǒng)需求集成電路的設(shè)計過程：設(shè)計創(chuàng)意+仿真驗證功能要求行為設(shè)計（VHDL）Singoff集成電路芯片設(shè)計過程框架From吉利久教授是行為仿真綜合、優(yōu)化——網(wǎng)表時序仿真布局布線——版圖后仿真否是否否是—設(shè)計業(yè)—引言半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機制、雙極管、MOS管的工作原理等器件小規(guī)模電路大規(guī)模電路超大規(guī)模電路甚大規(guī)模電路電路的制備工藝：光刻、刻蝕、氧化、離子注入、擴散、化學(xué)氣相淀積、金屬蒸發(fā)或濺射、封裝等工序集成電路設(shè)計：另一重要環(huán)節(jié)，最能反映人的能動性結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計出各種各樣的電路掌握正確的設(shè)計方法，可以以不變應(yīng)萬變，隨著電路規(guī)模的增大，計算機輔助設(shè)計手段在集成電路設(shè)計中起著越來越重要的作用

設(shè)計的基本過程（舉例）功能設(shè)計邏輯和電路設(shè)計版圖設(shè)計集成電路設(shè)計的最終輸出是掩膜版圖，通過制版和工藝流片可以得到所需的集成電路。設(shè)計與制備之間的接口：版圖主要內(nèi)容

IC設(shè)計特點及設(shè)計信息描述典型設(shè)計流程典型的布圖設(shè)計方法及可測性設(shè)計技術(shù)從層次和域表示分層分級設(shè)計思想域：行為域：集成電路的功能結(jié)構(gòu)域：集成電路的邏輯和電路組成物理域：集成電路掩膜版的幾何特性和物理特性的具體實現(xiàn)層次：系統(tǒng)級、算法級、寄存器傳輸級(也稱RTL級)、邏輯級與電路級設(shè)計信息描述

分類內(nèi)容語言描述(如VHDL語言、Verilog語言等)功能描述與邏輯描述功能設(shè)計功能圖邏輯設(shè)計邏輯圖電路設(shè)計電路圖設(shè)計圖版圖設(shè)計符號式版圖,版圖舉例：x=a’b+ab’；CMOS與非門；CMOS反相器版圖什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關(guān)典型的實際設(shè)計流程需要較多的人工干預(yù)某些設(shè)計階段無自動設(shè)計軟件，通過模擬分析軟件來完成設(shè)計各級設(shè)計需要驗證典型的實際設(shè)計流程1、系統(tǒng)功能設(shè)計目標(biāo)：實現(xiàn)系統(tǒng)功能，滿足基本性能要求過程：功能塊劃分，RTL級描述，行為仿真

功能塊劃分

RTL級描述（RTL級VHDL、Verilog)

RTL級行為仿真：總體功能和時序是否正確

算法級：包含算法級綜合：將算法級描述轉(zhuǎn)換到

RTL級描述綜合：通過附加一定的約束條件從高一級設(shè)計層次直接轉(zhuǎn)換到低一級設(shè)計層次的過程邏輯級：較小規(guī)模電路實際設(shè)計流程系統(tǒng)功能設(shè)計輸出：語言或功能圖軟件支持：多目標(biāo)多約束條件優(yōu)化問題無自動設(shè)計軟件仿真軟件：VHDL仿真器、Verilog仿真器實際設(shè)計流程2、邏輯和電路設(shè)計概念：確定滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu)過程：A.數(shù)字電路：RTL級描述

邏輯綜合(Synopsys,Ambit)

邏輯網(wǎng)表

邏輯模擬與驗證，時序分析和優(yōu)化難以綜合的：人工設(shè)計后進行原理圖輸入，再進行 邏輯模擬單元庫：一組單元電路的集合經(jīng)過優(yōu)化設(shè)計、并通過設(shè)計規(guī)則檢查和反復(fù)工藝驗證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達到最大的成品率。元件門元胞宏單元（功能塊）基于單元庫的描述：層次描述單元庫可由廠家提供，可由用戶自行建立

B.模擬電路：尚無良好的綜合軟件

RTL級仿真通過后，根據(jù)設(shè)計經(jīng)驗進行電路設(shè)計原理圖輸入電路模擬與驗證模擬單元庫邏輯和電路設(shè)計的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖

軟件支持：邏輯綜合、邏輯模擬、電路模擬、時序分析等軟件(EDA軟件系統(tǒng)中已集成)

版圖設(shè)計過程：由底向上過程主要是布局布線過程布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對級別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級別高一些的，是分配較低級別功能塊的位置，使芯片面積盡量小。布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長度、保證布通率。版圖設(shè)計過程大多數(shù)基于單元庫實現(xiàn)（1）軟件自動轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（2）布圖規(guī)劃（floorplanning)工具布局布線工具（place&route）布圖規(guī)劃：在一定約束條件下對設(shè)計進行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布（3）全人工版圖設(shè)計：人工布圖規(guī)劃，提取單元，人工布局布線（由底向上：小功能塊到大功能塊）版圖驗證與檢查

DRC：幾何設(shè)計規(guī)則檢查

ERC：電學(xué)規(guī)則檢查

LVS：網(wǎng)表一致性檢查

POSTSIM：后仿真（提取實際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級網(wǎng)表，進行開關(guān)級邏輯模擬或電路模擬，以驗證設(shè)計出的電路功能的正確性和時序性能等)，產(chǎn)生測試向量軟件支持：成熟的CAD工具用于版圖編輯、人機交互式布局布線、自動布局布線以及版圖檢查和驗證設(shè)計規(guī)則的表示方法以為單位：把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)

與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長度的一半。優(yōu)點：版圖設(shè)計獨立于工藝和實際尺寸舉例：以微米為單位：每個尺寸之間沒有必然的比例關(guān)系，提高每一尺寸的合理度；簡化度不高舉例：最終版圖數(shù)據(jù)與測試向量制版與工藝流片計算機輔助測試(ICCAT)生產(chǎn)定型工藝模擬版圖幾何設(shè)計規(guī)則和電學(xué)規(guī)則檢查網(wǎng)表一致性檢查和后仿真

IC設(shè)計流程視具體系統(tǒng)而定隨著ICCAD系統(tǒng)的發(fā)展，IC設(shè)計更側(cè)重系統(tǒng)設(shè)計正向設(shè)計，逆向設(shè)計

SoC:IP（IntelligentProprietary）庫(優(yōu)化設(shè)計)軟核：行為級描述firmIP:門級

hardIP:版圖級，

D/AA/DDRAM，優(yōu)化的深亞微米電路等

IC設(shè)計與電路制備相對獨立的新模式

Foundry的出現(xiàn)VDSM電路設(shè)計對設(shè)計流程的影響VDSM電路設(shè)計對設(shè)計流程的影響布圖時面向互連，先布互連網(wǎng)，再布模塊集成度提高：可重用（REUSE）模塊

IP模塊針對各IP模塊和其他模塊進行布圖規(guī)劃，如何對IP模塊等已設(shè)計好的模塊進行處理功耗問題，尤其高層次設(shè)計中考慮布圖中寄生參數(shù)提取變成三維問題布圖設(shè)計方法（布圖風(fēng)格劃分）全定制設(shè)計方法、半定制設(shè)計方法、可編程邏輯器件以及基于這些方法的兼容設(shè)計方法設(shè)計方法選取的主要依據(jù)：設(shè)計周期、設(shè)計成本、芯片成本、芯片尺寸、設(shè)計靈活性、保密性和可靠性等最主要的：設(shè)計成本在芯片成本中所占比例芯片成本CT：小批量的產(chǎn)品：減小設(shè)計費用；大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，增大圓片面積全定制設(shè)計版圖設(shè)計時采用人工設(shè)計，對每個器件進行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小設(shè)計周期長，設(shè)計成本高，適用于性能要求極高或批量很大的產(chǎn)品，模擬電路符號式版圖設(shè)計：用一組事先定義好的符號來表示版圖中不同層版之間的信息，通過自動轉(zhuǎn)換程序轉(zhuǎn)換舉例：棍圖：棍形符號、不同顏色不必考慮設(shè)計規(guī)則的要求；設(shè)計靈活性大符號間距不固定，進行版圖壓縮，減小芯片面積專用集成電路（ASIC：Application-SpecificIntegratedCircuit）（相對通用電路而言）針對某一應(yīng)用或某一客戶的特殊要求設(shè)計的集成電路批量小、單片功能強：降低設(shè)計開發(fā)費用主要的ASIC設(shè)計方法：門陣列設(shè)計方法：半定制標(biāo)準(zhǔn)單元設(shè)計方法：定制掩膜版方法積木塊設(shè)計方法：定制可編程邏輯器件設(shè)計方法門陣列設(shè)計方法（GA方法）概念：形狀和尺寸完全相同的單元排列成陣列，每個單元內(nèi)部含有若干器件，單元之間留有布線通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線以外的芯片加工步驟，形成母片根據(jù)不同的應(yīng)用，設(shè)計出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實現(xiàn)所需電路功能

母片半定制技術(shù)門陣列設(shè)計過程門陣列方法的設(shè)計特點：設(shè)計周期短，設(shè)計成本低，適合設(shè)計適當(dāng)規(guī)模、中等性能、要求設(shè)計時間短、數(shù)量相對較少的電路不足：設(shè)計靈活性較低；門利用率低；芯片面積浪費門海設(shè)計技術(shù)：一對不共柵的P管和N管組成的基本單元鋪滿整個芯片，布線通道不確定（可將基本單元鏈改成無用器件區(qū)走線），宏單元連線在無用器件區(qū)上進行門利用率高，集成密度大，布線靈活，保證布線布通率仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用激光掃描陣列：特殊的門陣列設(shè)計方法對于一個特殊結(jié)構(gòu)的門陣列母片，片上晶體管和邏輯門之間都有電學(xué)連接，用專門的激光掃描光刻設(shè)備切斷不需要連接處的連線，實現(xiàn)ASIC功能。只需一步刻鋁工藝，加工周期短；采用激光掃描曝光，省去了常規(guī)門陣列方法中的制版工藝。但制備時間較長。一般用于小批量(200～2000塊)ASIC的制造標(biāo)準(zhǔn)單元設(shè)計方法（SC方法）一種庫單元設(shè)計方法概念：從標(biāo)準(zhǔn)單元庫中調(diào)用事先經(jīng)過精心設(shè)計的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實現(xiàn)優(yōu)化布線。標(biāo)準(zhǔn)單元庫：標(biāo)準(zhǔn)單元庫中的單元是用人工優(yōu)化設(shè)計的，力求達到最小的面積和最好的性能，完成設(shè)計規(guī)則檢查和電學(xué)驗證描述電路單元在不同層級的屬性的一組數(shù)據(jù)邏輯符號（L）：單元名稱與符號、I/O端：用于邏輯圖功能描述電路結(jié)構(gòu)、電學(xué)指標(biāo)拓?fù)浒鎴D（O）：拓?fù)鋯卧?、單元寬度高度、I/O位置及名稱掩膜版圖（A）舉例：不同設(shè)計階段調(diào)用不同描述

標(biāo)準(zhǔn)單元設(shè)計基本排列形式：雙邊I/O、單邊I/O、連線單元（單層布線中用得較多、跨單元連線）走線：電源和地線一般要求從單元左右邊進出，信號端從上下進出?？梢栽趩卧獌?nèi)部或單元邊界電源線可以放在單元外，在布線通道內(nèi)，便于根據(jù)單元功率要求調(diào)整寬度，從各單元引出端口電源線水平金屬線，信號線用第二層金屬或垂直多晶硅線，單元內(nèi)部連線用第一層金屬和多晶硅，單元之間連線在走線通道內(nèi)單元拼接單元高度：器件寬度，（考慮最小延遲，最省面積，足夠高度以保證電源線、地線、單元內(nèi)部連線）

SC方法設(shè)計流程與門陣列類似

SC方法特點：需要全套掩膜版，屬于定制設(shè)計方法門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大較高的芯片利用率和連線布通率依賴于標(biāo)準(zhǔn)單元庫，SC庫建立需較長的周期和較高的成本，尤其工藝更新時適用于中批量或者小批量但是性能要求較高的芯片設(shè)計積木塊設(shè)計方法：BBL方法

（通用單元設(shè)計方法）布圖特點：任意形狀的單元（一般為矩形或“L”型）、任意位置、無布線通道BBL單元：較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計

BBL方法特點：較大的設(shè)計自由度，可以在版圖和性能 上得到最佳的優(yōu)化布圖算法發(fā)展中：通道不規(guī)則，連線端口在單元四周，位置不規(guī)則可編程邏輯器件設(shè)計方法（PLD方法）概念：用戶通過生產(chǎn)商提供的通用器件自行進行現(xiàn)場編程和制造，或者通過對與或矩陣進行掩膜編程，得到所需的專用集成電路編程方式：現(xiàn)場編程：采用熔斷絲、電寫入等方法對已制備好的PLD器件實現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開發(fā)工具就可完成設(shè)計，有些PLD可多次擦除，易于系統(tǒng)和電路設(shè)計。掩膜編程：通過設(shè)計掩膜版圖來實現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計及驗證比較容易實現(xiàn)?？删幊踢壿嬈骷诸?/p>

ROM、EPROM、EEPROM、PLA、PAL、GAL可編程邏輯陣列（PLA）：實現(xiàn)數(shù)字邏輯基本思想：組合邏輯可以轉(zhuǎn)換成與-或邏輯基本結(jié)構(gòu)：可編程陣列邏輯(PAL)

和通用陣列邏輯(GAL)PAL：固定或矩陣（八個輸入端即可滿足邏輯組合要求），可編與矩陣（輸入項可增多）結(jié)構(gòu)簡化、工藝簡單現(xiàn)場編程不同輸出結(jié)構(gòu)選用不同的PAL器件GAL：固定或矩陣：浮柵工藝：控制柵上施加足夠高的電壓且漏端接地時，浮柵上將存儲負(fù)電荷，當(dāng)控制柵接地而漏端加適當(dāng)?shù)恼妷簳r，浮柵將放電，實現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新編程提高可編程速度和器件速度電擦寫，可重復(fù)編程，不需要窗口式的封裝輸出邏輯單元有一些考慮：可編程可重新配置具有安全保護單元編程方式：現(xiàn)場編程

PAL和GAL的器件密度較低，幾百門近年來出現(xiàn)高密度可編程邏輯器件HDPLD、

系統(tǒng)內(nèi)編程邏輯器件IS-PLDLattice的pLSI1000,2000,3000系列，14000門

HDPLD：集總布線區(qū)（GRP：globalroutingpool）：用于內(nèi)部邏輯連接四周通用邏輯塊（GLB）、輸出布線區(qū)（ORP：GLB輸出與管腳之間互連）輸入總線IB

可實現(xiàn)高速控制器等，DSP、數(shù)據(jù)加密等子系統(tǒng)現(xiàn)場可編程門陣列(FPGA)

（邏輯單元陣列）集成度高，使用靈活，引腳數(shù)多(可多達100多條)，可以實現(xiàn)更為復(fù)雜的邏輯功能不是與或結(jié)構(gòu)，以可配置邏輯功能塊（configurablelogicblock）排成陣列，功能塊間為互連區(qū)，輸入/輸出功能塊IOB可編程的內(nèi)部連線：特殊設(shè)計的通導(dǎo)晶體管和可編程的開關(guān)矩陣CLB、IOB的配置及內(nèi)連編程通過存儲器單元陣列實現(xiàn)現(xiàn)場編程XILINX：用SRAM存儲內(nèi)容控制互連：允許修改配置程序——存儲器單元陣列中各單元狀態(tài)——控制CLB的可選配置端、多路選擇端控制IOB的可選配置端控制通導(dǎo)晶體管的狀態(tài)和開關(guān)矩陣的連接關(guān)系A(chǔ)CTEL：可熔通的點，不可逆，易于保密適用：200塊以下的原型設(shè)計FPGA的轉(zhuǎn)換

FPGA轉(zhuǎn)換到門陣列，降低價錢網(wǎng)表轉(zhuǎn)換，用布局布線后提出的網(wǎng)表及庫單元映射時序一致性門陣列芯片的可測性（FPGA母片經(jīng)過廠家嚴(yán)格測試）管腳的兼容性多片F(xiàn)PGA向單片門陣列轉(zhuǎn)換布圖方法的比較

A:全定制法，B:符號法C:標(biāo)準(zhǔn)單元法D:積木塊法，E:門陣列法，F(xiàn):掩膜編程PLA法G:現(xiàn)場編程PLA法H:FPGA法I:激光掃描陣列J:硅編譯法兼容設(shè)