M5數(shù)字電子技術(shù)基礎(chǔ)課件第三章半導(dǎo)體存儲器

1、第7章 半導(dǎo)體存儲器和可編程邏輯器件第7章 半導(dǎo)體存儲器和可編程邏輯器件7.2 隨機(jī)存取存儲器（RAM）7.1 只讀存儲器（ROM）*7.3 復(fù)雜可編程邏輯器件（CPLD）第7章 半導(dǎo)體存儲器和可編程邏輯器件7.4 現(xiàn)場可編程邏輯器件（FPGA）7.5 可編程邏輯器器件7.2 隨機(jī)存取存儲器（RAM）7.1 只讀存儲器（RO教學(xué)基本要求：掌握半導(dǎo)體存儲器字、位、存儲容量、地址、等基本概念。正確理解RAM、ROM的工作原理了解半導(dǎo)體存儲器的存儲單元的組成及工作原理。掌握RAM、ROM的典型應(yīng)用。正確理解PLD的結(jié)構(gòu)及工作原理。教學(xué)基本要求：掌握半導(dǎo)體存儲器字、位、存儲容量、地址、等基本7.1只讀

2、存儲器（ROM） 只讀存儲器，工作時(shí)其存儲的內(nèi)容固定不變。且只能讀出，不能隨時(shí)寫入。工作時(shí)，將一個(gè)給定的地址碼加到ROM的地址輸入端，便可在它的輸出端得到一個(gè)事先存入的確定數(shù)據(jù)。7.1只讀存儲器（ROM） 只讀存儲器，工作 ROM的分類按存貯矩陣中器件類型 固定ROM-PROM-EPROM-Flash Memary-E2PROM-二極管ROM三極管ROMMOS管ROM按寫入方式廠家裝入數(shù)據(jù)，永不改變用戶裝入，只可裝一次，永不改變用戶裝入，紫外線擦除用戶裝入，電可擦除高集成度，大容量，低成本,使用方便。 ROM的分類按存貯矩陣中器件類型 固定ROM-PROM存儲矩陣三態(tài)緩沖器 地址譯碼器數(shù)據(jù)輸出

3、地址輸入一、固定ROM 固定ROM主要由地址譯碼器、存儲單元矩陣和輸出緩沖器三部分組成。字線容量=字線位線位線三態(tài)緩沖器 地址譯碼器數(shù)據(jù)輸出地址輸入一、固定ROM 存儲或矩陣字線位線1、 二極管ROM以44為例存儲單元譯碼與矩陣輸出緩沖器任何時(shí)刻只有一根字線為高電平。存儲或字線位線1、 二極管ROM以44為例存儲譯碼與輸出2、 三極管ROM和NMOS管ROM2、 三極管ROM和NMOS管ROM 有一種可編程序的 ROM ，在出廠時(shí)全部存儲 “1”，用戶可根據(jù)需要將某些單元改寫為 “0”,但是，只能改寫一次，稱為 PROM。字線位線熔斷絲 若將熔絲燒斷，該單元則變成“0”。顯然，一旦燒斷后不能再

4、恢復(fù)。二、可編程ROM（PROM） 有一種可編程序的 ROM ，在出廠時(shí)全部存儲 “三、可擦除可編程ROM（EPROM） 當(dāng)浮柵上帶有負(fù)電荷時(shí)，則襯底表面感應(yīng)的是正電荷，這使得MOS管的開啟電壓變高，如果給控制柵加上同樣的控制電壓，MOS管仍處于截止?fàn)顟B(tài)。SIMOS管利用浮柵是否累積有負(fù)電荷來存儲二值數(shù)據(jù)。存儲單元采用N溝道疊柵管(SIMOS)。其結(jié)構(gòu)如下：寫入數(shù)據(jù)前，浮柵不帶電荷，要想使其帶負(fù)電荷，需在漏、柵級上加足夠高的電壓25V即可。若想擦除，可用紫外線或X射線，距管子2厘米處照射15-20分鐘。 當(dāng)浮柵上沒有電荷時(shí)，給控制柵加上控制電壓，MOS管導(dǎo)通.三、可擦除可編程ROM（EPROM

5、） 當(dāng)浮柵上帶有與EPROM的區(qū)別是：浮柵延長區(qū)與漏區(qū)N+之間的交疊處有一個(gè)厚度約為80A (埃)的薄絕緣層。四、隧道MOS管 E2PROM可用電擦除信息，以字為單位，速度高，可重復(fù)擦寫1萬次。與EPROM的區(qū)別是：四、隧道MOS管 E2PROM可用電擦與EPROM的區(qū)別是: 1.閃速存儲器存儲單元MOS管的源極N+區(qū)大于漏極N+區(qū)，而SIMOS管的源極N+區(qū)和漏極N+區(qū)是對稱的； 2. 浮柵到P型襯底間的氧化絕緣層比SIMOS管的更薄。五、快閃存儲器 Flash Memory與EPROM的區(qū)別是:五、快閃存儲器 Flash Memo（1） 用于存儲固定的數(shù)據(jù)、表格（2） 碼制變換六、 ROM

6、的簡單應(yīng)用（3） 用戶程序的存貯（4） 構(gòu)成組合邏輯電路（1） 用于存儲固定的數(shù)據(jù)、表格（2） 碼制變換六、 ROM例1 用ROM實(shí)現(xiàn)十進(jìn)制譯碼顯示電路。例1 用ROM實(shí)現(xiàn)十進(jìn)制譯碼顯示電路。m0m1m2m9m0m1m2m9例2 用ROM實(shí)現(xiàn)邏輯函數(shù)。2/4線譯碼器A1A0m0m1m2m3D0 D1 D2 D3例2 用ROM實(shí)現(xiàn)邏輯函數(shù)。2/4線譯碼器A1m0m1m2例3 電路如圖，試畫出F波形CPROM二進(jìn)制加法計(jì)數(shù)器Fm0m1m2m3m4m5m6m7Q0Q1Q2例3 電路如圖，試畫出F波形CPROM二進(jìn)制加法計(jì)數(shù)器Fm（3） ROM 在波形發(fā)生器中的應(yīng)用A1A2A0D3D2D1D0D/A0

7、1000000000001111111111100000000000000000000001111111111124812963ROMD/A計(jì)數(shù)器CP計(jì)數(shù)脈沖送示波器34o（3） ROM 在波形發(fā)生器中的應(yīng)用A1A2A0D3D2D1A1A2A0D3D2D1D0D/A01000000000001111111111100000000000000000000001111111111124812963t o0A1A2A0D3D2D1D0D/A01000000000007.2隨機(jī)存取存儲器（RAM）7.2.1 RAM的結(jié)構(gòu)與工作原理*7.2.3 RAM舉例7.2.2 RAM存儲容量的擴(kuò)展 RAM存儲單元

8、（SRAM、DRAM） RAM的基本結(jié)構(gòu) 字長（位數(shù)）的擴(kuò)展 字?jǐn)?shù)的擴(kuò)展7.2.0 概述7.2隨機(jī)存取存儲器（RAM）7.2.1 RAM的結(jié)構(gòu)與工存儲器分類： RAM (Random-Access Memory) ROM (Read-Only Memory)SRAMDRAM固定ROM可編程ROMOTPROMUVPROME2PROM7.2.0概 述半導(dǎo)體存儲器是用來存儲大量二值數(shù)據(jù)的器件。存儲器分類： RAM (Random-Access RAM是隨機(jī)存取存儲器，在任意時(shí)刻，對任意單元可進(jìn)行存/?。矗鹤x/寫）操作。 RAM特點(diǎn):靈活程序、數(shù)據(jù)可隨時(shí)更改；易失斷電或電源電壓波動, 會使內(nèi)容丟失。

9、 ROM是只讀存儲器，在正常工作狀態(tài)只能讀出信息，不能隨時(shí)寫入 。ROM特點(diǎn)：非易失性信息一旦寫入，即使斷電，信息也不會丟失，具有非“易失”性特點(diǎn)。常用于存放固定信息（如程序、常數(shù)等）。編程較麻煩需用專用編程器。 RAM是隨機(jī)存取存儲器，在任意時(shí)刻，對任意單元可7.2.1RAM的結(jié)構(gòu)與工作原理 存儲矩陣用于存放二進(jìn)制數(shù)，一個(gè)單元放一位，排列成矩陣形式。圖 7.2.3存儲矩陣讀/寫控制電路 地址譯碼器數(shù)據(jù)輸入/輸出地址輸入控制信號輸入( CS 、R/W) 讀/寫控制電路完成對選中的存儲單元進(jìn)行讀出或?qū)懭霐?shù)據(jù)的操作。把信息存入存儲器的過程稱為“寫入”操作。反之，從存儲器中取出信息的過程稱為“讀出”

10、操作。 地址譯碼器的作用是對外部輸入的地址碼進(jìn)行譯碼，以便唯一地選擇存儲矩陣中的一個(gè)存儲單元。1. RAM的基本結(jié)構(gòu)7.2.1RAM的結(jié)構(gòu)與工作原理 存儲矩陣用于存放二 例如：容量為2561 的存儲器（1）地址譯碼器8根列地址選擇線32根行地址選擇線32 8 =256個(gè)存儲單元譯碼方式單譯碼 雙譯碼 -n位地址構(gòu)成 2n 條地址線。若n=10，則有1024條地址線- 將地址分成兩部分，分別由行譯碼器和列譯碼器共同譯碼 其輸出為存儲矩陣的行列選擇線，由它們共同確定欲選擇 的地址單元。若給出地址A7-A0=001 00001，將選中哪個(gè)存儲單元讀/寫？ 例如：容量為2561 的存儲器（1）地址譯碼

11、器8根列地址圖 7.2.5 若容量為2564 的存儲器，有256個(gè)字，8根地址線A7-A0，但其數(shù)據(jù)線有4根，每字4位。8根列地址選擇線32根行地址選擇線1024個(gè)存儲單元 若給出地址A7-A0 = 000 11111，哪個(gè)單元的內(nèi)容可讀/寫？ 圖 7.2.5 若容量為2564 的存儲器，有（2）存儲矩陣 靜態(tài)RAM存儲單元（SRAM）-以六管靜態(tài)存儲單元為例基本RS觸發(fā)器控制該單元與位線的通斷控制位線與數(shù)據(jù)線的通斷Xi =0，T5、T6截止，觸發(fā)器與位線隔離。 T1-T6構(gòu)成一個(gè)存儲單元。T3、T4為負(fù)載，T1、T2為基本RS觸發(fā)器。來自行地址譯碼器的輸出（2）存儲矩陣 靜態(tài)RAM存儲單元（

12、SRAM）-以六管靜態(tài)Xi =1，T5、T6導(dǎo)通，觸發(fā)器與位線接通。Yj =1，T7 、T8均導(dǎo)通，觸發(fā)器的輸出與數(shù)據(jù)線接通，該單元數(shù)據(jù)可傳送。來自列地址譯碼器的輸出 靜態(tài)RAM存儲單元（SRAM）-以六管靜態(tài)存儲單元為例來自行地址譯碼器的輸出Xi =1，T5、T6導(dǎo)通，觸發(fā)器與位線接通。Yj =1，T *動態(tài)RAM存儲單元（DRAM）-以三管和單管動態(tài)存儲單元為例三管動態(tài)RAM存儲單元電路如圖: 由于漏電流的存在，電容上存儲的數(shù)據(jù)（電荷）不能長久保存，因此必須定期給電容補(bǔ)充電荷，以避免存儲數(shù)據(jù)的丟失，這種操作稱為再生或刷新。 下面分三個(gè)過程討論：寫入數(shù)據(jù)讀出數(shù)據(jù)刷新數(shù)據(jù)存儲數(shù)據(jù)的電容存儲單元

13、寫入數(shù)據(jù)的控制門讀出數(shù)據(jù)的控制門寫入刷新控制電路 *動態(tài)RAM存儲單元（DRAM）-以三管和單管動態(tài)存儲單寫入數(shù)據(jù)：當(dāng)Xi Yj 1時(shí)，T1、 T3、 T4、 T5均導(dǎo)通，此時(shí)可以對存儲單元進(jìn)行存取操作。若DI0，電容充電；若DI1，電容放電。 當(dāng)Xi Yj 0時(shí)，寫入的數(shù)據(jù)由C保存。R/W=0,G1導(dǎo)通，G2截止輸入數(shù)據(jù)DI經(jīng)G3反相，被存入電容C中。&寫入數(shù)據(jù)：當(dāng)Xi Yj 1時(shí)，T1、 T3、 T4、 讀出數(shù)據(jù)：當(dāng)Xi Yj 1時(shí)，T1、 T3、 T4、 T5均導(dǎo)通，此時(shí)可以對存儲單元進(jìn)行存取操作。 讀位線信號分兩路，一路經(jīng)T5 由DO 輸出 ；另一路經(jīng)G2、G3、T1對存儲單元刷新。

14、R/W=1,G2導(dǎo)通，G1截止，若C上充有電荷，T2導(dǎo)通，讀位線輸出數(shù)據(jù)0；反之， T2截止，輸出數(shù)據(jù)1。&讀出數(shù)據(jù)：當(dāng)Xi Yj 1時(shí)，T1、 T3、 T4、 刷新數(shù)據(jù)： 若讀位線為低電平，經(jīng)過G3反相后為高電平，對電容C充電；& 若讀位線為高電平，經(jīng)過G3反相后為低電平，電容C放電；當(dāng)R/W=1,且Xi=1時(shí)，C上的數(shù)據(jù)經(jīng)T2 、T3到達(dá)“讀”位線，然后經(jīng)寫入刷新控制電路對存儲單元刷新。 此時(shí),Xi有效，整個(gè)一行存儲單元被刷新。由于列選擇線Yj無效，因此數(shù)據(jù)不被讀出。 刷新數(shù)據(jù)： 若讀位線為低電平，經(jīng)過G3反相后為高電平， 單管動態(tài)RAM存儲單元電路如圖： 當(dāng)T導(dǎo)通時(shí)，電容CS上的信息被傳

15、送到位線上，或者位線上的數(shù)據(jù)寫入CS中。 讀出時(shí)，由于CW的存在，且CWCS，使位線上得到的電壓遠(yuǎn)小于CS上原來存儲的電壓，因此，需經(jīng)讀出放大器對輸出信號進(jìn)行放大；同時(shí)，由于CS上的電荷減少，必須每次讀出后要及時(shí)對讀出單元進(jìn)行刷新 單管動態(tài)RAM存儲單元電路如圖： 當(dāng)T導(dǎo)通時(shí)，（3）片選信號與讀/寫控制電路 當(dāng)CS=0時(shí)，選中該單元. 若R/W=1，三態(tài)門1、2關(guān), 3開，數(shù)據(jù)通過門3傳到I/O口，進(jìn)行讀操作； 當(dāng)CS=1時(shí)，三態(tài)門均為高阻態(tài)，I/O口與RAM內(nèi)部隔離。 當(dāng)Xi和Yi中有一消失，該單元與數(shù)據(jù)線聯(lián)系被切斷，由于互鎖作用，信息將被保存。 若R/W=0，門1、2開，門3關(guān)，數(shù)據(jù)將從I

16、/O口通過門1、2，向T7、T8寫入，進(jìn)行寫操作。（3）片選信號與讀/寫控制電路 當(dāng)CS=0時(shí)，選中該單7.2.1RAM的結(jié)構(gòu)與工作原理2. RAM的操作與定時(shí)自 學(xué)7.2.1RAM的結(jié)構(gòu)與工作原理2. RAM的操作與定時(shí)自7.2.2RAM存儲容量的擴(kuò)展1. 位數(shù)（字長）的擴(kuò)展D0 D1 D2 D3D12 D13 D14 D15 位擴(kuò)展可以用多片芯片并聯(lián)的方式來實(shí)現(xiàn)。即地址線、讀/寫線、片選信號對應(yīng)并聯(lián)，各芯片的I/O口作為整個(gè)RAM輸入/出數(shù)據(jù)端的一位。例1 用4K4位的RAM擴(kuò)展為4K16位的RAMCSA11A0R/WR/WCSA0A114K4位（1）I/O0 I/O1 I/O2 I/O3

17、R/WCSA0A114K4位（4）I/O0 I/O1 I/O2 I/O37.2.2RAM存儲容量的擴(kuò)展1. 位數(shù)（字長）的擴(kuò)展D0即該芯片8K8 功能框圖2. 字?jǐn)?shù)的擴(kuò)展 字?jǐn)?shù)的擴(kuò)展可利用外加譯碼器控制存儲器芯片的片選輸入端CS來實(shí)現(xiàn)。 假設(shè)某芯片的存儲容量為： 8K 8 （即8192字8位）。數(shù)據(jù)線共有：地址線共有：13 根（ A12A0 ）8根（D7D0）即該芯片8K8 功能框圖2. 字?jǐn)?shù)的擴(kuò)展 字?jǐn)?shù)的2. 字?jǐn)?shù)的擴(kuò)展圖 8.1.10(I)(II)(III)(IV)芯片74139有效輸出端A14A13 IY00 0 IIY10 1IIIY21 0IVY31 1例2 將8K8位的RAM擴(kuò)展為

18、32K8位的RAM 2. 字?jǐn)?shù)的擴(kuò)展圖 8.1.10(I)(II)(III)(I7.2.17.2.13. 字?jǐn)?shù)、位數(shù)同時(shí)擴(kuò)展例3 用2564的RAM擴(kuò)展為1K8位的RAM Y0Y1Y2Y32/4A9A8A0-A7425642564CSI/OI/OCS8425642564CSI/OI/OCS844高四位低四位3. 字?jǐn)?shù)、位數(shù)同時(shí)擴(kuò)展例3 用2564的RAM擴(kuò)展為7.2.3RAM MCM6264 該芯片是摩托羅拉公司生產(chǎn)的靜態(tài)RAM，28腳雙列直插封裝。7.2.3RAM MCM6264 該芯片是摩托羅拉公1024 4位RAM（2114）的結(jié)構(gòu)框圖4096個(gè)存儲單元排列成6464列的矩陣地址譯碼器輸

19、入/輸出控制電路參考資料：1024 4位RAM（2114）的結(jié)構(gòu)框圖4096個(gè)存儲M5數(shù)字電子技術(shù)基礎(chǔ)課件第三章半導(dǎo)體存儲器123456789181716151413121110A2A1A0A3A4A5A6A7A8A9CSGNDVCCD3D2D1D0R / WRAM 2114 管腳圖故其容量為：1024字4位（又稱為1K 4）RAM2114共有10根地址線，4根數(shù)據(jù)線。123456789181716151413121110A2A7.3.1 CPLD的結(jié)構(gòu)7.3.2 CPLD的編程7.3復(fù)雜的可編程邏輯器件(CPLD)7.3.1 CPLD的結(jié)構(gòu)7.3.2 CPLD的編程7.與PAL、GAL相比，

20、CPLD的集成度更高，有更多的輸入端、乘積項(xiàng)和更多的宏單元；7.3 復(fù)雜的可編程邏輯器件(CPLD)每個(gè)塊之間可以使用可編程內(nèi)部連線(或者稱為可編程的開關(guān)矩陣)實(shí)現(xiàn)相互連接。CPLD器件內(nèi)部含有多個(gè)邏輯單元塊，每個(gè)邏輯單元塊都相當(dāng)于一個(gè)GAL器件;與PAL、GAL相比，CPLD的集成度更高，有更多的輸入端、7.3.1CPLD的結(jié)構(gòu)7.3.1CPLD的結(jié)構(gòu)邏輯塊內(nèi)部的可編程連線區(qū)I/O單元乘積項(xiàng)陣列乘積項(xiàng)分配宏單元MacrocellPI7.3.1CPLD的結(jié)構(gòu)邏輯塊內(nèi)部的可編程連線區(qū)I/O單元乘積項(xiàng)陣列乘積項(xiàng)分配宏單元ispLSI1016的結(jié)構(gòu)框圖7.3.1CPLD的結(jié)構(gòu)ispLSI1016的結(jié)

21、構(gòu)框圖7.3.1CPLD的結(jié)構(gòu) 1、通用邏輯塊（GLB）的結(jié)構(gòu) 7.3.1CPLD的結(jié)構(gòu)18個(gè)輸入，可產(chǎn)生20個(gè)乘積項(xiàng)線或相同的乘積項(xiàng)可以被多個(gè)輸出宏單元使用-乘積項(xiàng)共享 1、通用邏輯塊（GLB）的結(jié)構(gòu) 7.3.1CPLD的結(jié)構(gòu) 通用邏輯塊（GLB）的配置舉例 7.3.1CPLD的結(jié)構(gòu)異或高速旁路單乘積項(xiàng)旁路共享同步時(shí)鐘異步時(shí)鐘，GLB第12乘積項(xiàng)提供第12或第19乘積項(xiàng)提供 通用邏輯塊（GLB）的配置舉例 7.3.1CPLD的結(jié)構(gòu)2、I/O單元的結(jié)構(gòu)圖 7.3.1 CPLD的結(jié)構(gòu)通過對I/O單元中可編程單元的編程，可將引腳定義為：“輸入”、“輸出”或“雙向”功能2、I/O單元的結(jié)構(gòu)圖 7.3

22、.1 CPLD的結(jié)構(gòu)通過對I I/O單元的配置形式7.3.1 CPLD的結(jié)構(gòu) I/O單元的配置形式7.3.1 CPLD的結(jié)構(gòu) 3、輸出布線區(qū)（ORP）的結(jié)構(gòu)7.3.1CPLD的結(jié)構(gòu) 由開發(fā)軟件的布線程序自動完成?？蓪⒚總€(gè)GLB的輸出送到本宏模塊內(nèi)任意16個(gè)I/O單元中。 3、輸出布線區(qū)（ORP）的結(jié)構(gòu)7.3.1CPLD的結(jié)構(gòu) 4、時(shí)鐘分配網(wǎng)絡(luò) 7.3.1CPLD的結(jié)構(gòu)I/O單元時(shí)鐘用戶定義的內(nèi)部時(shí)鐘4、時(shí)鐘分配網(wǎng)絡(luò) 7.3.1CPLD的結(jié)構(gòu)I/O單元時(shí)鐘用7.3.2CPLD的編程ispLSI1016器件的E2CMOS單元編程結(jié)構(gòu)示意圖 7.3.2CPLD的編程ispLSI1016器件的E2CM

23、 ispLSI的編程是在計(jì)算機(jī)控制下進(jìn)行的。計(jì)算機(jī)根據(jù)用戶編寫的源程序運(yùn)行開發(fā)系統(tǒng)軟件，產(chǎn)生相應(yīng)的編程數(shù)據(jù)和編程命令，通過五線編程電纜接口與ispLSI連接，如圖所示：7.3.2CPLD的編程ispLSIispENSCLKMODESDISDO 將電纜接到計(jì)算機(jī)的并行口，通過編程軟件發(fā)出編程命令，將編程數(shù)據(jù)文件（*JED）中的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)送入芯片。五線編程接口 除此五根信號線外，還需一根地線，一根對ispLSI所在系統(tǒng)電源電壓的監(jiān)視線，共7根連接線。 ispLSI的編程是在計(jì)算機(jī)控制下進(jìn)行的。 另外，還可將多個(gè)ispLSI器件以串行的方式連接起來，一次完成多個(gè)器件的編程。這種連接方式稱為菊

24、花鏈連接。7.3.2CPLD的編程 另外，還可將多個(gè)ispLSI器件以串行的方式連接起來7.4 現(xiàn)場可編程邏輯器件(FPGA)7.4.1 FPGA 中編程實(shí)現(xiàn)邏輯功能的基 本原理7.4.2 現(xiàn)場可編程門陣列結(jié)構(gòu)7.4.3 編程實(shí)現(xiàn)原理簡介7.4 現(xiàn)場可編程邏輯器件(FPGA)7.4.1 F7.4現(xiàn)場可編程門陣列(FPGA) 與基于“與-或”陣列結(jié)構(gòu)PLD的可編程器件相比，F(xiàn)PGA不受“與-或”陣列結(jié)構(gòu)上的限制以及含有觸發(fā)器和I/O端數(shù)量上的限制，可以靠內(nèi)部的邏輯單元以及它們的連接構(gòu)成任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級邏輯功能，并且具有更高的密度和更大的靈活性。目前已成為設(shè)計(jì)數(shù)字電路或系統(tǒng)的首選

25、器件之一 。7.4現(xiàn)場可編程門陣列(FPGA) 與基于“與-或”陣FPGA 的結(jié)構(gòu)示意圖7.4.1FPGA中編程實(shí)現(xiàn)邏輯功能的基本原理FPGA 的結(jié)構(gòu)示意圖7.4.1FPGA中編程實(shí)現(xiàn)邏輯功能簡化的CLB原理框圖 7.4.2現(xiàn)場可編程門陣列結(jié)構(gòu)簡化的CLB原理框圖 7.4.2現(xiàn)場可編程門陣列結(jié)構(gòu)具有快速進(jìn)位的2位二進(jìn)制加法器時(shí)的原理框圖7.4.2現(xiàn)場可編程門陣列結(jié)構(gòu)具有快速進(jìn)位的2位二進(jìn)制加法器時(shí)的原理框圖7.4.2現(xiàn)場可CLB構(gòu)成的兩個(gè)161位單口RAM原理框圖CLB構(gòu)成的兩個(gè)161位單口RAM原理框圖 雙口RAM原理框圖 雙口RAM原理框圖簡化的IOB原理框圖簡化的IOB原理框圖可編程連線

26、資源示意圖 可編程連線資源示意圖 可編程開關(guān)矩陣及結(jié)構(gòu) 可編程開關(guān)矩陣及結(jié)構(gòu) CLB輸入輸出的布線連接圖 CLB輸入輸出的布線連接圖 7.4.3編程實(shí)現(xiàn)原理簡介編程數(shù)據(jù)存儲單元陣列結(jié)構(gòu)7.4.3編程實(shí)現(xiàn)原理簡介編程數(shù)據(jù)存儲單元陣列結(jié)構(gòu)7.5.1 PLD的電路表示法7.5.2 可編程陣列邏輯器件(PAL)簡介7.5 可編程邏輯器件7.5.3 可編程通用陣列邏輯器件(GAL)7.5.1 PLD的電路表示法7.5.2 可編程陣列邏輯從邏輯功能的特點(diǎn)來看，數(shù)字電路可分為通用型和專用型兩種。前面介紹的都屬于通用型。如門電路、計(jì)數(shù)器、寄存器等。還有很多電路實(shí)現(xiàn)復(fù)雜邏輯功能，是為某種用途專門設(shè)計(jì)的集成電路，

27、稱為專用集成電路，簡稱ASIC。1.引 言概 述從邏輯功能的特點(diǎn)來看，數(shù)字電路可分為通用型和專用型兩種。前面可編程邏輯器件，簡稱PLD（Programmable Logical Device)。它屬于通用器件，但它的邏輯功能是由用戶通過編程來設(shè)定的。PLD的集成度很高，足以滿足一般數(shù)字系統(tǒng)的要求。由PLD編程的開發(fā)系統(tǒng)由硬件和軟件兩部分構(gòu)成。硬件為計(jì)算機(jī)、專用編程器等；軟件為集成開發(fā)軟件、ABEL、Verilog HDL、VHDL等語言。在系統(tǒng)可編程器件isp的編程更為簡單，不需專門的編程器，只要將計(jì)算機(jī)運(yùn)行的編程數(shù)據(jù)直接寫入PLD即可?？删幊踢壿嬈骷?，簡稱PLD（Programmable L

28、o按集成密度分為2.可編程邏輯器件的分類按集成密度分為2.可編程邏輯器件的分類按結(jié)構(gòu)分為基于與/或陣列結(jié)構(gòu)的器件SPLD（PROM、 PLA、PAL、GAL）、CPLD（EPLD）,并稱之為PLD。 基于門陣列結(jié)構(gòu)的器件（FPGA） 按編程工藝分為 1. 熔絲和反熔絲編程器件。如：Actel的FPGA器件。 2. SRAM 器件。如：Xilinx的FPGA器件。 3. UEPROM器件，即紫外線擦除/電編程器件。 如大多數(shù)的EPLD器件。 4. EEPROM器件。如：GAL、CPLD器件。按結(jié)構(gòu)分為按編程工藝分為乘積項(xiàng)7.5.1 PLD的電路表示法連接方式基本門表示法&ABCD乘積項(xiàng)7.5.1

29、 PLD的電路表示法連接方式基本門表示法或項(xiàng)或門例:01ABL1-全積項(xiàng)L2-懸浮1L3-硬線連接或項(xiàng)或門例:01ABL1-全積項(xiàng)L2-懸浮1L3-基本的PLD結(jié)構(gòu)可編程與陣列固定或陣列基本的PLD結(jié)構(gòu)可編程與陣列固定或陣列PAL的 結(jié)構(gòu)7.5.2 可編程陣列邏輯器件(PAL)簡介輸入端輸入/輸出端輸出三態(tài)門輸入緩沖器可編程與陣列PAL是70年代末由MMI公司最先推出的一種可編程邏輯器件，它采用雙極型工藝制作，熔絲式編程方式。PAL的 結(jié)構(gòu)7.5.2 可編程陣列邏輯器件(PAL)簡介2. PAL的幾種輸出電路結(jié)構(gòu)和反饋形式專用輸出結(jié)構(gòu)：只包含一個(gè)可編程的與邏輯陣列和一個(gè)固定的或邏輯陣列。可編程

30、輸入/輸出結(jié)構(gòu)：輸出三態(tài)緩沖器的控制端由與陣列的一個(gè)乘積項(xiàng)給出。寄存器輸出結(jié)構(gòu)：可存儲或邏輯陣列的輸出狀態(tài)，可構(gòu)成時(shí)序邏輯電路。異或輸出結(jié)構(gòu)：可實(shí)現(xiàn)保持和取反操作。運(yùn)算選通反饋結(jié)構(gòu)。2. PAL的幾種輸出電路結(jié)構(gòu)和反饋形式專用輸出結(jié)構(gòu)：只包AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn專用輸出結(jié)構(gòu)：全加器輸出端不能當(dāng)輸入端用PAL10H8,14H4,10L8,14L4,16C1AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnI1I2當(dāng)I1=I2=1時(shí)，19腳為輸出端；18腳可作輸入端用。PAL16L8, 20L10 可編程輸入/輸出結(jié)構(gòu)：I1I2當(dāng)I1=I

31、2=1時(shí)，19腳為輸出端；18腳可作寄存器輸出結(jié)構(gòu)：Q1Q2D1Q1Q1D2Q2Q2CPOCD1Q1Q1I1I2Q1D1=I1D2=Q1移位寄存器PAL16R4, 16R6, 16R8寄存器輸出結(jié)構(gòu)：Q1Q2D1Q1Q1D2Q2Q2CPOCD異或輸出結(jié)構(gòu)：D1Q1Q1D2Q2Q2CPOCD1Q1Q1I1I2Q1Q2當(dāng)I1=0 時(shí)，D1=Q1保持當(dāng)I1=1 時(shí)，D1=Q1取反Q1Q1PAL20X4, 20X8, 20X10異或輸出結(jié)構(gòu)：D1Q1Q1D2Q2Q2CPOCD1Q1Q1BDQQCPOCA運(yùn)算選通反饋結(jié)構(gòu)：A1A+BA+BABABA+BA+BAAB0ABAA+BA+BA+BA+BPAL1

32、6X4, PAL16A4BDQQCPOCA運(yùn)算選通反饋結(jié)構(gòu)：A3. PAL器件產(chǎn)品型號說明(1) 生產(chǎn)廠家對PAL器件的命名，前面一般還有廠家的標(biāo)志；(2) 代表制造工藝：空白代表TTL，C代表CMOS;(3) 代表PAL器件的最大陣列輸入數(shù)；(4) 代表輸出電路類型（見另頁）。(5) 代表最大的組合輸出端數(shù)目或最大的寄存器數(shù)目。(6) 表示器件功耗級別、速度等級，封裝形式等信息。3. PAL器件產(chǎn)品型號說明(1) 生產(chǎn)廠家對PAL器件的M5數(shù)字電子技術(shù)基礎(chǔ)課件第三章半導(dǎo)體存儲器4. PAL應(yīng)用舉例 用PAL器件設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判別四位二進(jìn)制數(shù)ABCD之大小屬于0-5，6-10，11

33、-15三個(gè)區(qū)間的哪一個(gè)區(qū)間內(nèi)。解：設(shè)Y0=1 表示ABCD的數(shù)值在 0-5之間；設(shè)Y1=1 表示ABCD的數(shù)值在 6-10之間；設(shè)Y2=1 表示ABCD的數(shù)值在 11-15之間；則可列真值表如下：4. PAL應(yīng)用舉例 用PAL器件設(shè)計(jì)一個(gè)數(shù)輸 入輸 出ABCDY0 Y1 Y20000 1 0 00001 1 0 00010 1 0 00011 1 0 00100 1 0 00101 1 0 00110 0 1 001110 1 0輸 入輸 出ABCDY0 Y1 Y210000 1 010010 1 010100 1 010110 0 111000 0 111010 0 111100 0 111

34、110 0 1寫出表達(dá)式：輸 入輸 出ABCDY0 Y1 Y20000 卡諾圖化簡： 這是一組具有四輸入變量，三輸出端的組合邏輯函數(shù)。用PAL器件實(shí)現(xiàn)，應(yīng)選四個(gè)以上輸入端，三個(gè)以上輸出端的器件，且至少有一個(gè)輸出含有三個(gè)以上的乘積項(xiàng)。所以可選擇PAL14H4。然后按表達(dá)式進(jìn)行編程即可。Y0Y1Y21 1 1 1 1 11 1 1 11 11 11Y0=AC+ABY2=AB+ACDY1=ABC+ABC+ABD卡諾圖化簡： 這是一組具有四輸入變量，三輸出端7.5.3 可編程通用陣列邏輯器件(GAL) PAL由于采用的是雙極型熔絲工藝，一旦編程后不能修改，同時(shí)輸出結(jié)構(gòu)類型太多，給設(shè)計(jì)和使用帶來不便。

35、1984年LATTICE公司首先推出了另一種新型的可編程邏輯器件-通用陣列邏輯（GAL）。它是一種可以多次編程的器件，采用電可擦除的E2CMOS工藝制成，并且在輸出端設(shè)置了可編程的輸出邏輯宏單元（Output Logic Macro Cell, 簡稱OLMC）。通過編程可將OLMC設(shè)置成不同的工作狀態(tài)，于是，一片GAL便可實(shí)現(xiàn)PAL所有輸出電路的工作模式，從而增強(qiáng)了器件的通用性。而且GAL工作速度快，功耗小，是產(chǎn)品開發(fā)研制的理想器件。7.5.3 可編程通用陣列邏輯器件(GAL) 常用的GAL有兩種：GAL16V8（20腳雙列直插）和GAL20V8（ 24腳雙列直插），以GAL16V8為例。1、

36、GAL的基本結(jié)構(gòu)： GAL的電路結(jié)構(gòu)與PAL類似，由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成，只不過GAL的輸出電路采用了可編程的OLMC，利用軟硬件開發(fā)工具，對芯片編程寫入后，可方便地實(shí)現(xiàn)組合、時(shí)序邏輯電路，且芯片設(shè)有加密位，為技術(shù)保密提供了方便。 GAL16V8的電路結(jié)構(gòu)圖如下： 常用的GAL有兩種：GAL16V8（20腳雙列直可編程的與陣列8個(gè)輸入緩沖器2-98個(gè)反饋/輸入緩沖器8個(gè)三態(tài)輸出緩沖器12-198個(gè)輸出邏輯宏單元OLMC CLK輸入 緩沖器輸出使能緩沖器陣列中共有可編程單元2048個(gè)可編程的與陣列8個(gè)輸入緩沖器2-98個(gè)反饋/輸入緩沖器8個(gè)三編程單元的地址分配和功能劃分在GAL中，除與邏輯陣列外，還有另外一些編程單元。移位寄存器CPSDISDO與邏輯陣列與邏輯陣列電子標(biāo)簽電子標(biāo)簽保留地址空間結(jié)構(gòu)控制字加密單元保留整體擦除33596061626303132第031列：與邏輯陣列的編程單元，可得063共64個(gè)乘積項(xiàng)。第32列：電子標(biāo)簽。供用戶記載各種信息，如器件型號、電路名稱、編程日期、次數(shù)等。第33-59列：制造廠家保留的地址空間。用戶記不能使用