FPGA的位同步器設(shè)計方案（一）

1、【W(wǎng)ord版本下載可任意編輯】 FPGA的位同步器設(shè)計方案（一） 本文主要是先闡述傳統(tǒng)Gardner算法的原理，然后給出改良后的設(shè)計和FPGA實現(xiàn)方法，對結(jié)果開展仿真和分析，證明該設(shè)計方案的正確、可行性。 0 引言 數(shù)字通信中，位同步性能直接影響接收機的好壞，是通信技術(shù)研究的重點和熱點問題。通信系統(tǒng)中，接收端產(chǎn)生與發(fā)送基帶信號速率相同，相位與判決時刻一致的定時脈沖序列，該過程即稱為位同步。常見的位同步方法包括濾波法和鑒相法。濾波法對接收波形開展變換，使之含有位同步信息，再通過窄帶濾波器濾出，缺點是只適用于窄帶信號。為常用的位同步方法是鑒相法，包括鎖相法和內(nèi)插法兩種。鎖相法采用傳統(tǒng)鎖相環(huán)，需要不

2、斷調(diào)整本地時鐘的頻率和相位，不適合寬速率范圍的基帶碼元同步。而內(nèi)插法則利用數(shù)字信號的內(nèi)插原理，通過計算直接得到判決點的值和相位。 Gardner算法即是基于內(nèi)插法的原理，通過定時環(huán)路調(diào)整內(nèi)插計算的參數(shù)，從而跟蹤和鎖定位同步信號，該算法的優(yōu)點在于不需要改變本地采樣時鐘，可以適應(yīng)較寬速率范圍內(nèi)的基帶信號，因而具有傳統(tǒng)方法不可替代的優(yōu)勢。Gardner算法的實現(xiàn)方法，為算法的應(yīng)用提供了根底。Farrow構(gòu)造非常適合實現(xiàn)Gardner算法的，即內(nèi)插濾波器部分，其優(yōu)點是資源占用較少，且濾波器系數(shù)實時計算，便于內(nèi)插參數(shù)調(diào)整。定時誤差檢測，但在定時誤差檢測時需要信號中存在判定信息，并且對載波相位偏差敏感。缺

3、陷開展了改良，提出了GA-TED（Gardner Timing Error Detection）算法，其優(yōu)點是不需要預(yù)知判定信息，且獨立于載波同步，并且適合FPGA 實現(xiàn)。改良的Gardner 算法，并將其應(yīng)用于M-PSK 系統(tǒng)。提高了Gardner 算法的抗自噪聲能力，即降低了對本地時鐘的要求。 本文基于FPGA 平臺并采用Gardner 算法設(shè)計，其中，內(nèi)插濾波器采用Farrow 構(gòu)造，定時誤差檢測采用GA-TED算法。同時對傳統(tǒng)Gardner算法構(gòu)造開展了改良，使環(huán)路濾波器和NCO的參數(shù)可由外部控制器設(shè)置，以適應(yīng)不同速率的基帶碼元，實現(xiàn)通用的位同步器的設(shè)計方案。此外，本設(shè)計方案還對FPG

4、A 代碼開展了優(yōu)化，節(jié)省了大量硬件資源。開展了仿真和分析，給出了仿真結(jié)果，證實了該方案的可行性。 1 傳統(tǒng)Gardner 算法與改良 1.1 傳統(tǒng)Gardner算法基本原理 傳統(tǒng)Gardner算法構(gòu)造如圖1所示。 在圖1中，輸入的連續(xù)時間信號x（t） 碼元周期為T,頻帶受限。在滿足奈奎斯特定理的條件下，接收端采用獨立時鐘對x（t） 開展采樣。內(nèi)插濾波器計算出內(nèi)插值y（k），送至定時環(huán)路開展誤差反應(yīng)和參數(shù)調(diào)整，并與控制器輸出的位同步脈沖BS一起送往解調(diào)器的抽樣判決器。 定時環(huán)路包含定時誤差檢測、環(huán)路濾波器和控制器。定時誤差檢測提取插值時刻和判決時刻的誤差；該誤差經(jīng)環(huán)路濾波器濾除高頻噪聲后送給控制

5、器；控制器計算插值時刻（即為位同步信號的2倍頻）和誤差間隔。插值時刻和誤差間隔用于調(diào)整內(nèi)插濾波器的系數(shù)，使插值時刻盡可能與判決點同相，終實現(xiàn)位同步信號的提取。 1.2 改良的Gardner算法構(gòu)造 從上節(jié)可以看出，傳統(tǒng)Gardner算法無法滿足較寬速率范圍基帶信號的位同步要求。為實現(xiàn)該要求，本設(shè)計在FPGA 平臺的根底上，對算法實現(xiàn)構(gòu)造開展了改良，改良構(gòu)造如圖2所示。 圖2中，內(nèi)插濾波器采用Farrow構(gòu)造的FIR 濾波器實現(xiàn)，濾波器系數(shù)實時計算；定時誤差檢測采用獨立于載波且采樣點較少的GA-TED 算法；環(huán)路濾波器、內(nèi)部控制器可由外部控制器設(shè)置參數(shù)，基帶碼元速率變化時，相應(yīng)參數(shù)可以隨之變化。

6、因此，本設(shè)計可以滿足位同步器的通用性要求。 該同步器工作過程如下：外部控制器根據(jù)基帶碼元速率設(shè)置相應(yīng)參數(shù)，通過外部控制器接口將控制、地址和數(shù)據(jù)信號分別送往分頻器、環(huán)路濾波器和內(nèi)部控制器。時鐘電路分別提供采樣時鐘和FPGA 時鐘，F(xiàn)PGA工作時鐘在片內(nèi)通過分頻器產(chǎn)生所需頻率的時鐘，供FPGA 各模塊使用。輸入連續(xù)時間信號x（t） 經(jīng)由獨立時鐘控制的ADC 開展采樣，轉(zhuǎn)換為8 位數(shù)字信號送至FPGA 內(nèi)，符號化后變?yōu)橛蟹枖?shù)字序列，送入內(nèi)插濾波器模塊。內(nèi)插濾波器根據(jù)輸入信號的采樣值和內(nèi)部控制器給出的參數(shù)k,在每個插值時刻kTi 計算出判決點的內(nèi)插值y（kTi）。定時誤差檢測計算出誤差 （n），輸出

7、至環(huán)路濾波器。環(huán)路濾波器依據(jù)當(dāng)前的參數(shù)設(shè)定，濾除噪聲并將誤差信息送給內(nèi)部控制器。內(nèi)部控制器以NCO為，根據(jù)處理后的誤差信息和設(shè)定的頻率字參數(shù)調(diào)整插值時刻kTi,使之盡可能接近判決時刻，并輸出位同步脈沖BS,同時計算出誤差間隔k 送給內(nèi)插濾波器，開展內(nèi)插值計算，終完成定時信息的恢復(fù)。 2 FPGA設(shè)計 2.1 整體構(gòu)造設(shè)計 根據(jù)圖2的算法構(gòu)造，F(xiàn)PGA設(shè)計采用模塊化方式，整體構(gòu)造的頂層圖如圖3所示。 從圖3可以看到，該設(shè)計包含分頻器（DIV_FRE）、符號化（SYM）、內(nèi)插濾波器（INTERPOLATION）、定時誤差檢測（TED）、環(huán)路濾波器（LPF）、內(nèi)部控制器（INTER_CTL）和外部控制器接口的時序電路（EXTER_CTL）共7個模塊。其中，分頻器由片外晶振提供時鐘輸入，分頻后為片內(nèi)其他模塊提供相應(yīng)時鐘。其中碼元時鐘的分頻系數(shù)可由外部控制器通過接口開展設(shè)置。符號化是將A/D采樣產(chǎn)生的無符號數(shù)轉(zhuǎn)換為有符號數(shù)，以便后續(xù)模塊開展帶符號的運算。 外部控制器接口的時序電路將外部控制器送來的控制信號（ALE和RD）、地址信號（P2.0、P2.1）和數(shù)據(jù)信號（P0口）、轉(zhuǎn)換為FPGA 內(nèi)分頻器、環(huán)路濾波器和NCO的使能信號和參數(shù)，