最新數(shù)字集成電路復(fù)習(xí)筆記

1、精品文檔精品文檔數(shù)集復(fù)習(xí)筆記By 瀟然2018.6.29名詞解釋專(zhuān)項(xiàng)摩爾定律 ：一個(gè)芯片上的晶體管數(shù)目大約每十八個(gè)月增長(zhǎng)一倍。傳播延時(shí) ：一個(gè)門(mén)的傳播延時(shí) t p 定義了它對(duì)輸入端信號(hào)變化的響應(yīng)有多快。它表示一個(gè)信號(hào)通過(guò)一個(gè)門(mén)時(shí)所經(jīng)歷的延時(shí) ，定義為輸入和輸出波形的 50%翻轉(zhuǎn)點(diǎn)之間的時(shí)間 。 由于一個(gè)門(mén)對(duì)上升和下降輸入波形的響應(yīng)時(shí)間不同，所以需定義兩個(gè)傳播延時(shí)。t pLH 定義為這個(gè)門(mén)的輸出由低至高翻轉(zhuǎn)的響應(yīng)時(shí)間，而t pHL則為輸出由高至低翻轉(zhuǎn)的響應(yīng)時(shí)間。 傳播延時(shí) t p定義為這兩個(gè)時(shí)間的 平均值 ： t p=(t pLH+t pHL)/2 。設(shè)計(jì)規(guī)則 ：設(shè)計(jì)規(guī)則是 指導(dǎo)版圖掩膜設(shè)計(jì)的對(duì)

2、幾何尺寸的一組規(guī)定 。它們包括圖形允許的最 小寬度以及在同一層和不同層上圖形之間最小間距的限制與要求。 定義設(shè)計(jì)規(guī)則 的目的是為了能夠很容易地 把一個(gè)電路概念轉(zhuǎn)換成硅上的幾何圖形 。設(shè)計(jì)規(guī)則的 作用就是電路設(shè)計(jì)者和工藝工程師之間的接口，或者說(shuō)是他們之間的協(xié)議。速度飽和效應(yīng) ：對(duì)于長(zhǎng)溝 MOS管，載流子滿(mǎn)足公式： = - (x) 。公式表明載流子的速 度正比于電場(chǎng)，且這一關(guān)系與電場(chǎng)強(qiáng)度值的大小無(wú)關(guān)。換言之，載流子的遷 移率是一個(gè)常數(shù)。然而在(水平方向) 電場(chǎng)強(qiáng)度很高 的情況下，載流子不再 符合這一線(xiàn)性模型。當(dāng)沿溝道的電場(chǎng)達(dá)到某一臨界值c 時(shí)，載流子的速度將由于 散射效應(yīng) (即載流子間的碰撞)而趨

3、于飽和。時(shí)鐘抖動(dòng)： 在芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)的變化， 即時(shí)鐘周期在每個(gè)不同的周 期上可以縮短或加長(zhǎng)。邏輯綜合 ：邏輯綜合的任務(wù)是 產(chǎn)生一個(gè)邏輯級(jí)模型的結(jié)構(gòu)描述 。這一模型可以用許多不同的 方式來(lái)說(shuō)明， 如狀態(tài)轉(zhuǎn)移圖 、狀態(tài)圖、電路圖、布爾表達(dá)式 、真值表 或 HDL描述。噪聲容限 ：為了使一個(gè)門(mén)的 穩(wěn)定性較好 并且對(duì) 噪聲干擾不敏感 ，應(yīng)當(dāng)使“ 0”和“ 1”的區(qū)間 越大越好。一個(gè)門(mén)對(duì)噪聲的靈敏度是由低電平噪聲容限NML 和高電平噪聲容限 NMH來(lái)度量的，它們分別 量化了合法的“ 0”和“1”的范圍， 并確定了 噪聲的最大固 定閾值 ：NML =VIL - VOLNMH =VOH

4、 - VIH溝道長(zhǎng)度調(diào)制 ：在理想情況下， 處于飽和區(qū)的晶體管的漏端與源端的電流是恒定的， 并且獨(dú) 立于在這兩個(gè)端口上外加的電壓。但事實(shí)上 導(dǎo)電溝道的有效長(zhǎng)度由所加的 VDS調(diào)制 ：增加 VDS將使漏結(jié)的 耗盡區(qū)加大 ，從而 縮短了有效溝道的長(zhǎng)度 。集膚效應(yīng)： 高頻電流傾向于主要在導(dǎo)體的表面流動(dòng)， 其電流密度隨進(jìn)入導(dǎo)體的深度而呈指數(shù) 下降。開(kāi)關(guān)閾值 ：電壓傳輸特性 （ VTC）曲線(xiàn) 與直線(xiàn) Vout=Vin 的交點(diǎn) 。有比邏輯 ：有比邏輯試圖 減少 實(shí)現(xiàn)一個(gè)給定邏輯功能所需要的 晶體管數(shù)目 ，但它經(jīng)常以 降低 穩(wěn)定性 和付出 額外功耗 為代價(jià)。在互補(bǔ) CMOS中， PUN（ Pull Up N

5、etwork ）的目 的是當(dāng) PDN關(guān)斷在 VDD和輸出之間提供一條有條件的通路。 在有比邏輯中， 整個(gè) PUN被 一個(gè)無(wú)條件的負(fù)載器件所替代 ，它上拉輸出以得到一個(gè)高電平輸出。這樣 的門(mén)不是采用有源的下拉和上拉網(wǎng)絡(luò)的組合，而是由一個(gè)實(shí)現(xiàn)邏輯功能的 NMOS 下拉網(wǎng)絡(luò)和一個(gè)簡(jiǎn)單的負(fù)責(zé)器件組成。時(shí)鐘偏差 ：我們一直假設(shè)兩相時(shí)鐘和 CLK完全相反， 或產(chǎn)生反相時(shí)鐘信號(hào)的反相器的延時(shí)為 0。但事實(shí)上， 由于布置兩個(gè)時(shí)鐘信號(hào)的 導(dǎo)線(xiàn)會(huì)有差別，或者負(fù)載電容 可以因存儲(chǔ) 在所連接的鎖存器中的數(shù)據(jù)不同而 變化 。這一影響稱(chēng)為時(shí)鐘偏差。流水線(xiàn) ：流水線(xiàn)是一項(xiàng)提高資源利用率的技術(shù)， 它增加了電路的數(shù)據(jù)處理量。

6、我們 在邏輯塊 之間插入寄存器 ，這使得 一組輸入數(shù)據(jù)的計(jì)算 分布在 幾個(gè)時(shí)鐘周期 中。這一計(jì)算 過(guò)程以一種裝配線(xiàn)的形式進(jìn)行，因此得名流水線(xiàn)。電壓傳輸特性（ VTC）：一個(gè) 邏輯門(mén)輸出電壓 和輸入電壓 之間的關(guān)系。信號(hào)擺幅（ Vsw）：最高輸出電平 VOH與最低輸出電平 VOL之差。扇出 ：連接到驅(qū)動(dòng)門(mén)輸出端 的負(fù)載門(mén)的數(shù)目 。扇入：一個(gè)門(mén) 輸入的數(shù)目 。MOS晶體管的閾值電壓： MOS晶體管發(fā)生強(qiáng)反型時(shí) VGS的值 。體效應(yīng) ：MOS晶體管的 源極 和襯底 的電壓不相等 。亞閾值 ：對(duì)于 NMOS晶體管，當(dāng) VGS低于閾值電壓 時(shí)， MOS晶體管已部分導(dǎo)通 ，這一現(xiàn)象稱(chēng)為 亞閾值。閂鎖效應(yīng)：

7、 在 MOS工藝內(nèi)， 同時(shí)存在的阱和襯底會(huì)形成寄生的 n-p-n-p 結(jié)構(gòu)， 這些類(lèi)似閘流 管的器件一旦激發(fā)即會(huì)導(dǎo)致 VDD和 VSS線(xiàn)短路，這通常會(huì)破壞芯片。組合邏輯電路： 在任何時(shí)刻電路輸出與其當(dāng)前輸入信號(hào)間的關(guān)系服從某個(gè)布爾表達(dá)式， 而不存在任何從輸出返回到輸入的連接。 時(shí)序邏輯電路 ：電路的輸出不僅與當(dāng)前的輸入數(shù)據(jù)有關(guān)，而且也 與輸入信號(hào)以前的值 有關(guān)。 電氣努力 ：一個(gè)門(mén)的外部負(fù)載與輸入電容之間的比。邏輯努力 ：對(duì)于給定的負(fù)載 ，一個(gè) 門(mén)的輸入電容 和 與它具有相同輸出電流 的反相器 的輸入電 容的比值建立時(shí)間 ：在 時(shí)鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效 的時(shí)間。 保持時(shí)間：在時(shí)鐘邊沿之后

8、數(shù)據(jù)輸入必須仍然有效 的時(shí)間。寄存器 ： 邊沿觸發(fā) 的存儲(chǔ)元件。鎖存器： 電平敏感 的器件。觸發(fā)器：由 交叉耦合 的 門(mén) 構(gòu)成的任何 雙穩(wěn)態(tài)元件 。二極管二極管結(jié)電容，m為梯度系數(shù)MOS晶體管優(yōu)點(diǎn)：開(kāi)關(guān)性能良好 寄生效應(yīng)小 集成度高 制造工藝簡(jiǎn)單 寄生效應(yīng)小集成度高手工分析標(biāo)準(zhǔn)模型手工分析時(shí)注意，一般都默認(rèn)為器件為短溝道，故在飽和區(qū)時(shí)開(kāi)關(guān)模型Vmin 通常取 VDSAT。 等效電阻（過(guò)渡期間器件電阻的平均值） 關(guān)于等效電阻的性質(zhì)4. MOS晶體管電容模型 覆蓋電容（結(jié)構(gòu)電容），xd 為長(zhǎng)度交疊部分， Co取決于工藝溝道電容此Leff 為有效柵長(zhǎng)。 在截止區(qū)時(shí) CGB獨(dú)占溝道電容， VGSVT

9、后器件進(jìn)入線(xiàn)性電阻區(qū)，時(shí)反型層的產(chǎn)生使 CGB降為零，溝道電容由柵源與柵漏端平分；VDS足夠大后，器件進(jìn)入飽和區(qū)，源端產(chǎn)生三分之二總溝道電容，而漏區(qū)認(rèn)為溝道電容為零。 擴(kuò)散電容（結(jié)電容）總結(jié)： 一般來(lái)說(shuō)擴(kuò)散電容的影響至多與柵電容相等， 并常常更小些。 所以柵電容起主導(dǎo) 地位。5. 寄生電阻導(dǎo)線(xiàn)模型RC 集總模型Elmore 延時(shí) RC鏈5.0 對(duì)邏輯門(mén)的基本要求“再生”特性： 邏輯門(mén)的“再生”特性能使被干擾的信號(hào)能恢復(fù)到名義的邏輯電平 條件：合法區(qū)的增益小于 1，過(guò)渡區(qū)的增益大于 1靜態(tài) CMOS反相器概述CMOS電路的 特點(diǎn)噪聲容限大邏輯電平與器件的相對(duì)尺寸無(wú)關(guān)（無(wú)比邏輯）穩(wěn)態(tài)時(shí)，輸出具有有

10、限電阻輸入電阻極高靜態(tài)功耗小5.3 CMOS靜態(tài)特性VM=0.5V DD時(shí) Wp/Wn=3.5注意 VM與 Wp與 Wn的比值成正比，但其實(shí)變化并不敏感，2. 影響傳輸特性的因素 VDD 產(chǎn)生的增益降低 VDD產(chǎn)生的影響： 減少了能耗，但使門(mén)的延時(shí)增大 b. 一旦電源電壓與本征電壓（閾值電壓） 參數(shù)（如晶體管閾值）的變化越來(lái)越敏感 c. 減小了信號(hào)擺幅，雖然幫助減少系統(tǒng)內(nèi)部噪聲，但對(duì)外部噪聲源更敏感 工藝偏差a.變得可比擬，dc 特性就會(huì)對(duì)于器件環(huán)境CMOS動(dòng)態(tài)特性減小門(mén)傳播延時(shí)的方法保持小電容增加晶體管尺寸，注意 self-loading ！增加 VDD，注意熱電子效應(yīng)！延時(shí)公式注意等效扇出

11、 f 的表達(dá)式，其為負(fù)載電容與輸入柵電容之比反相器鏈4. 最優(yōu)等效扇出與級(jí)數(shù)5.5 功耗、能量1. 動(dòng)態(tài)功耗 定義：電容充放電引起的功耗 表達(dá)式其中代表翻轉(zhuǎn)活動(dòng)性注：通過(guò)改變器件尺寸并同時(shí)降低電源電壓是降低能耗的有效方法2. 短路功耗定義：電源和地的直接通路引起的功耗表達(dá)式： 注：峰值短路電流 Ipeak 取決于： a. 器件的飽和電流，也即器件尺寸 b. 電源電壓輸入輸出的斜率之比靜態(tài)功耗 定義：主要包括 PN 結(jié)反偏漏電和亞閾值漏電 表達(dá)式：設(shè)計(jì)的綜合考慮總功耗：減小功耗的方法 首要選擇：減小電壓 減小開(kāi)關(guān)電流減小物理電容靜態(tài) CMOS設(shè)計(jì)特點(diǎn)： 在每一時(shí)間（除切換期間） ，每個(gè)門(mén)的輸出總

12、是通過(guò)低阻路徑連至VDD或 VSS 靜態(tài)時(shí)，門(mén)的輸出值總是由電路所實(shí)現(xiàn)的布爾函數(shù)決定（忽略開(kāi)關(guān)周期內(nèi)的瞬態(tài)效應(yīng)）互補(bǔ) CMOS 互補(bǔ) CMOS特點(diǎn)無(wú)比邏輯電源到地全擺幅，噪聲容限大、魯棒性好輸入阻抗極高，輸出阻抗低無(wú)靜態(tài)功耗傳播延時(shí)與負(fù)載電容以及晶體管的電阻有關(guān)、與扇入扇出有關(guān) 開(kāi)關(guān)延時(shí)模型a. 晶體管尺寸注意串聯(lián)尺寸加倍、并聯(lián)尺寸不變的原則b.傳播延時(shí)和扇入 / 扇出的關(guān)系a.b.高速?gòu)?fù)雜門(mén)（降低延時(shí)的方法）c.d.e.優(yōu)化晶體管次序 （關(guān)鍵路徑上的晶體管靠近門(mén)的輸出端）加入緩沖器加大晶體管尺寸 逐級(jí)加大晶體管尺寸 （越靠近輸出端尺寸越小， 使越靠近電極端的電阻 Rmin）f. 減少電壓擺幅

13、 （降低延時(shí)、功耗，但使下一級(jí)驅(qū)動(dòng)電平減小，需要用靈敏 放大器恢復(fù)）g. 采用不對(duì)稱(chēng)邏輯門(mén)h. 設(shè)計(jì)輸入端完全對(duì)稱(chēng)的邏輯門(mén)（減少不同輸入端驅(qū)動(dòng)時(shí)延時(shí)的差別）邏輯鏈的速度優(yōu)化d 為歸一化延時(shí)， p 為歸一化本征延時(shí)， g 為邏輯努力， f 為等效扇出 （ 電氣努力 ） h 也被稱(chēng)為 門(mén)努力邏輯努力定義 ：對(duì)于給定的負(fù)載， 一個(gè)門(mén)的輸入電容和與它具有相同輸出電流的反 相器的輸入電容的比值注：p、g 與門(mén)的類(lèi)型有關(guān)，與門(mén)的尺寸無(wú)關(guān)如上圖， g 的求法為對(duì)應(yīng)輸入的總柵電容數(shù) /3 ， p 的求法為輸出端看進(jìn)去的所有柵電容數(shù) /3分支努力 b=1，無(wú)分支時(shí) b=1步驟就這次考綱而言不需要記，但以后可能會(huì)

14、需要，詳見(jiàn) P186有比邏輯有效負(fù)載 偽 NMOS推導(dǎo)過(guò)程必考）基本特點(diǎn)：改進(jìn)方法： a. 采用可變負(fù)載采用差分串聯(lián)電壓開(kāi)關(guān)邏輯（ DCVSL）傳輸管邏輯基本 特點(diǎn)：a. 由 NMOS晶體管構(gòu)成，且成對(duì)出現(xiàn)b. 輸入信號(hào)加在 NMOS的柵端 (G) ，以及源端 (S) 或者漏端 (D)無(wú)靜態(tài)功耗(穩(wěn)態(tài)時(shí)， VDD到 GND不存在導(dǎo)電通路)器件數(shù)目下降，從而降低了寄生電容缺點(diǎn)：存在閾值電壓損失 差分傳輸管邏輯優(yōu)點(diǎn)： a. 結(jié)構(gòu)簡(jiǎn)單 b. 具有模塊化的特點(diǎn)穩(wěn)定有效的傳輸管設(shè)計(jì)a. 電平恢復(fù)器b.c.采用零閾值輸出管傳輸門(mén)作用：Ex1.S為 1時(shí) A傳入，S為0時(shí) B傳入Ex2. 傳輸門(mén) XORB為

15、 1時(shí) F為 A的非， B為 0時(shí)左邊傳遞弱 A，右邊傳遞強(qiáng) A動(dòng)態(tài) CMOS設(shè)計(jì)動(dòng)態(tài)邏輯基本原理動(dòng)態(tài)邏輯 特點(diǎn) ： 無(wú)比邏輯 全擺幅 輸出開(kāi)關(guān)速度快 （輸入電容小，與偽 NMOS相同）無(wú)靜態(tài)功耗，但 總功耗高 于靜態(tài) CMOS上拉改善 ，下拉速度變慢邏輯功能僅由 PDN實(shí)現(xiàn)，晶體管數(shù)目 N+2（ 面積小 ）需要 預(yù)充電、求值時(shí)鐘對(duì)漏電敏感，需要保持電路動(dòng)態(tài)門(mén) 設(shè)計(jì)問(wèn)題 電荷泄漏（主要漏電流是亞閾值電流） 電荷分享 電容耦合（動(dòng)態(tài)門(mén)驅(qū)動(dòng)靜態(tài)門(mén)，且輸出位于高阻結(jié)點(diǎn)態(tài)） 時(shí)鐘饋通（時(shí)鐘輸入與動(dòng)態(tài)輸出結(jié)點(diǎn)之間電容耦合）多米諾邏輯組成：動(dòng)態(tài)邏輯 +反相器多米諾邏輯可以串聯(lián)， 數(shù)目取決于： 在求值的時(shí)鐘

16、階段， 相串聯(lián)的各級(jí)動(dòng)態(tài)邏輯所能傳 播的最大級(jí)數(shù)特征：7.0 時(shí)序邏輯電路概述存儲(chǔ)機(jī)理：基于正反饋（靜態(tài)） 、基于負(fù)反饋（動(dòng)態(tài)）（注意概念背誦）7.1 鎖存器1. 時(shí)間定義研究不同時(shí)刻、一個(gè)信號(hào)所必須滿(mǎn)足的條件：最短時(shí)鐘周期 研究同一時(shí)刻、不同信號(hào)所必須滿(mǎn)足的條件：防追尾2. 多路開(kāi)關(guān)型鎖存器的管級(jí)實(shí)現(xiàn) CMOS傳輸門(mén)開(kāi)關(guān)CMOS傳輸管開(kāi)關(guān)7.2 寄存器基于主從結(jié)構(gòu)的邊沿觸發(fā)寄存器建立時(shí)間： t su=3t pd_inv +t pd_tx （ CLK低電平時(shí) D必須通過(guò) I1 、T1、I3、I2） 維持時(shí)間： t hold =0（高電平到來(lái)后 T1 關(guān)斷，輸入上的任何變化無(wú)法影響輸出） 傳播延

17、時(shí)： t c-q =t pd_tx +t pd_inv（ CLK高電平到來(lái)前， D 已傳至 I4 ，故高電平到來(lái)后數(shù)據(jù)通過(guò) T3、I6 ）（注意掌握分析方法，必考！ ）減小時(shí)鐘負(fù)載的靜態(tài)主從寄存器建立時(shí)間： t su=t pd_tx（CLK低電平時(shí) D只需要通過(guò) T1，I 2是一個(gè)小尺寸反相器， 舊數(shù)據(jù)與 新數(shù)據(jù)無(wú)法競(jìng)爭(zhēng)）維持時(shí)間： t hold =0（高電平到來(lái)后 T1 關(guān)斷，輸入上的任何變化無(wú)法影響輸出） 傳播延時(shí)： t c-q =t pd_tx +2t pd_inv傳輸管主從下降沿觸發(fā)器建立時(shí)間： t su=t pd_tx+2t pd_inv （ CLK高電平時(shí) D必須到達(dá) B） 維持時(shí)

18、間： t hold =0傳播延時(shí)： t c-q =t pd_tx +t pd_inv靜態(tài) SR觸發(fā)器有比 CMOS SR觸發(fā)器假如 Q非的初態(tài)為 1，那么 M2應(yīng)為導(dǎo)通狀態(tài)； 次態(tài) S 為 1，時(shí)鐘上升沿到來(lái)后，仍未關(guān) 斷的 M2管與已經(jīng)導(dǎo)通的 CLK與 S 管會(huì)在 Q點(diǎn)產(chǎn)生競(jìng)爭(zhēng)； 只有當(dāng) CLK、S管尺寸較大、 飽和電 流較大時(shí)， Q非才能盡快到 0，從而使 M4導(dǎo)通、 Q為 1、關(guān)斷 M2動(dòng)態(tài)鎖存器和寄存器特點(diǎn)： 結(jié)構(gòu)比靜態(tài)鎖存器、寄存器簡(jiǎn)單 由于漏電，需要周期刷新需要輸入阻抗高的讀出器件， “不破壞”地讀信息正沿觸發(fā)的動(dòng)態(tài)寄存器解釋?zhuān)杭拇嫫髑笾灯陂g， clk=1 ，節(jié)點(diǎn) A處于高阻抗?fàn)顟B(tài)

19、；維持期間， clk=0 ，節(jié)點(diǎn) B 處 于高阻抗?fàn)顟B(tài)；建立時(shí)間： t su=t pd_T1維持時(shí)間： t hold =0傳播延時(shí)： t c-q=t pd_I1 +t pd_T21+t pd_I2考慮 時(shí)鐘重疊 的影響：注意，不論是 0-0 交疊還是 1-1 交疊，都會(huì)產(chǎn)生短暫的從 D 到 Q的直接通路。對(duì)于 0-0 交疊，也即 Q輸出、下一刻 QM要采樣 D，此時(shí)為了避免 D傳至 B 從而污染下一個(gè)數(shù)據(jù)，應(yīng)保 證其屆不到 B；對(duì)于 1-1 交疊，也即下一刻 T1 關(guān)斷、 Q采樣 QM，此時(shí)為了避免 D傳至 A，應(yīng) 維持其處于 D的狀態(tài)，也即加上維持時(shí)間（理想情況下上升沿一到來(lái)，T1 直接關(guān)斷，不存 在這樣的麻煩）2C 2MOS（時(shí)鐘控制 CMO）S 寄存器特點(diǎn)：對(duì)時(shí)鐘偏差不敏感，但仍需要保持t hold t overlap1-1要求：時(shí)鐘邊沿的上升和下降時(shí)間足夠小真單相時(shí)鐘控制( TSPC，True Single-Phase Clocked )寄存器 TSPC 鎖存器 優(yōu)點(diǎn)： a. 時(shí)鐘為單相位 b. 可嵌入邏輯功能(類(lèi)似互補(bǔ) CMO)S 缺點(diǎn)：