《集成電路課程設(shè)計(jì)》大作業(yè)報(bào)告 一個(gè)9bit循環(huán)式兩步ADC的設(shè)計(jì)與實(shí)現(xiàn)

1、一個(gè)9bit循環(huán)式兩步ADC的設(shè)計(jì)與實(shí)現(xiàn) 摘要：設(shè)計(jì)了一個(gè)9bit循環(huán)式兩步AD轉(zhuǎn)換器。整個(gè)電路完全采用全定制方法進(jìn)行設(shè)計(jì)，對于電路每一個(gè)模塊按照模擬電路的設(shè)計(jì)方法進(jìn)行設(shè)計(jì)仿真。整體電路仿真性能較好，且通過了版圖DRC，LVS驗(yàn)證。對版圖進(jìn)行參數(shù)提?。↙PE）進(jìn)行后仿也取得了很好的測試性能。后仿測試的ADC輸出信號(hào)無雜散動(dòng)態(tài)范圍（SFDR）達(dá)到了60dB以上。關(guān)鍵詞：循環(huán)式兩步ADC注：本實(shí)驗(yàn)報(bào)告包括設(shè)計(jì)原理，電路設(shè)計(jì)，版圖設(shè)計(jì)，后仿真以及設(shè)計(jì)結(jié)論等部分組成，由本小組成員共同書寫完成。為了便于統(tǒng)籌閱覽，將部分報(bào)告內(nèi)容單獨(dú)寫成一個(gè)文檔，并在本文中以鏈接的方式指向它。下文中凡是有鏈接的地方均以下劃

2、線標(biāo)注，閱覽中請按住CTRL并單級(jí)鼠標(biāo)以跟蹤鏈接。一、工作原理9bit循環(huán)式兩步ADC的工作原理請參見文件夾“ HYPERLINK 9bitAD原理闡述 9bitAD原理闡述”中 HYPERLINK 9bitAD原理闡述/9bitAD基本原理.doc 9bitAD基本原理。根據(jù)原理中的闡述，這里將整體電路劃分為兩大模塊，即模擬電路部分和數(shù)字電路部分。模擬電路主要包括運(yùn)算放大器，動(dòng)態(tài)比較器，開關(guān)電容控制電路等；數(shù)字電路主要包括時(shí)鐘產(chǎn)生電路，D觸發(fā)器（DFF）以及由此構(gòu)成的移位寄存器，還有加法器電路等等。下文將分別對這些模塊進(jìn)行設(shè)計(jì)仿真，版圖驗(yàn)證以及后仿。整個(gè)9bit循環(huán)式兩步ADC的結(jié)構(gòu)框圖如下

3、圖所示。除了Vdd和Gnd外，整個(gè)ADC共有6各輸入端，9各輸出端。其中輸入端包括模擬信號(hào)端vin、vip，參考電平vmid、vrn、vrp。輸出端包括量化得到的數(shù)字輸出d1d9。將上圖展開得到如下的模塊框圖。 圖中clk部分為時(shí)鐘產(chǎn)生電路部分，part1為模擬電路部分，part2為數(shù)字電路部分。值得注意的是，由于動(dòng)態(tài)比較器的輸入是模擬信號(hào)，輸出被認(rèn)為是數(shù)字信號(hào)，在設(shè)計(jì)中將動(dòng)態(tài)比較器所在的開關(guān)控制信號(hào)產(chǎn)生部分納入模擬電路中。二、電路設(shè)計(jì)本部分包括整體電路、重要的單元電路的電路原理設(shè)計(jì)，前仿，版圖設(shè)計(jì)，以及后仿的結(jié)果，但不包括整體電路的后仿結(jié)果。我們的設(shè)計(jì)思路是，將每一個(gè)單元（例如OTA）在La

4、yout尺寸的限制下按照完整的設(shè)計(jì)流程進(jìn)行設(shè)計(jì)，即進(jìn)行前仿，版圖設(shè)計(jì)，DRC/LVS驗(yàn)證和LPE后仿，以形成可重復(fù)利用的通用模塊。最后只需將各個(gè)單元模塊實(shí)現(xiàn)互連，這樣做思路清晰且容易查錯(cuò)修改。重要單元電路設(shè)計(jì)運(yùn)算放大器設(shè)計(jì)了一種單級(jí)Cascode運(yùn)算放大器，它具有增益較高，輸出電壓擺幅較大且運(yùn)算速度較快的特點(diǎn)。有關(guān)運(yùn)算放大器的詳細(xì)內(nèi)容參見文件夾“ HYPERLINK OTA報(bào)告 OTA報(bào)告”中的 HYPERLINK OTA報(bào)告/運(yùn)算放大器.doc 運(yùn)算放大器。該報(bào)告包括以下主要內(nèi)容：電路原理（原理概述，性能估計(jì)），前仿測試（包括功能驗(yàn)證，工藝角仿真驗(yàn)證，溫度域仿真驗(yàn)證等），版圖設(shè)計(jì)（布局考慮，

5、DRC/LVS結(jié)果），版圖參數(shù)提取與后仿真結(jié)果，前后仿真結(jié)果對比等。運(yùn)算放大器在設(shè)計(jì)中的宏模型符號(hào)如下圖所示。動(dòng)態(tài)比較器有關(guān)動(dòng)態(tài)比較器的詳細(xì)內(nèi)容請參見文件夾“ HYPERLINK 比較器報(bào)告 比較器報(bào)告”中的 HYPERLINK 比較器報(bào)告/comparator.doc comparator。文中設(shè)計(jì)了一種動(dòng)態(tài)比較器，并完成了前仿，版圖設(shè)計(jì)以及后仿的設(shè)計(jì)流程。報(bào)告中包括如下內(nèi)容：電路工作原理，性能參數(shù)仿真（速度，功耗，回程干擾，失調(diào)等），版圖設(shè)計(jì)，后仿以及前后仿結(jié)果對比。由動(dòng)態(tài)比較器組成的開關(guān)信號(hào)產(chǎn)生電路在本設(shè)計(jì)中被認(rèn)為是模擬電路，它和運(yùn)算放大器、開關(guān)電容陣列一起構(gòu)成循環(huán)式ADC信號(hào)轉(zhuǎn)換的核心

6、部分。數(shù)字處理部分中的基本單元電路在時(shí)鐘產(chǎn)生電路、移位寄存器等數(shù)字處理模塊中將廣泛使用反相器、與非門、DFF等邏輯單元。將這些單元設(shè)計(jì)成為通用模塊，以便在設(shè)計(jì)中重復(fù)利用。這里將這些單元的設(shè)計(jì)內(nèi)容寫入報(bào)告 HYPERLINK 基本單元電路報(bào)告/基本單元電路.doc 基本單元電路中，詳見文件夾“ HYPERLINK 基本單元電路報(bào)告 基本單元電路報(bào)告”。報(bào)告中包括了DFF，移位寄存器陣列，反相器以及與非門的設(shè)計(jì)。其中主要討論了DFF的設(shè)計(jì)，包括如下內(nèi)容：電路原理，性能仿真，參數(shù)估計(jì)，時(shí)鐘饋通效應(yīng)，版圖設(shè)計(jì)等。時(shí)鐘產(chǎn)生電路設(shè)計(jì)了一種產(chǎn)生兩相不交疊時(shí)鐘的電路，并完成了前仿，版圖設(shè)計(jì)以及后仿等設(shè)計(jì)流程。

7、詳細(xì)內(nèi)容請參見文件夾“ HYPERLINK 時(shí)鐘產(chǎn)生電路報(bào)告 時(shí)鐘產(chǎn)生電路報(bào)告”中的 HYPERLINK 時(shí)鐘產(chǎn)生電路報(bào)告/時(shí)鐘產(chǎn)生電路.doc 時(shí)鐘產(chǎn)生電路。該部分包括以下主要內(nèi)容：電路原理，主要性能參數(shù)估計(jì)，前仿，版圖設(shè)計(jì)，參數(shù)提取與后仿，前后仿真對比等。時(shí)鐘產(chǎn)生電路在設(shè)計(jì)中的宏模型表示符號(hào)如下圖所示。 時(shí)鐘產(chǎn)生電路除了Vdd和Gnd端外，輸入端為時(shí)鐘信號(hào)clk_in，輸出端包括f1，f2，k1，k2，nf1，nf2，nk1，nk2，s1，s2，ns1，ns2。加法器加法器主要將移位寄存器的輸出結(jié)果（8位）相加，即構(gòu)成一個(gè)9bit加法器。為了便于模塊化設(shè)計(jì)，這里設(shè)計(jì)了一個(gè)一位全加器，然后由

8、這些一位全加器構(gòu)成9bit異步加法器。全加器的設(shè)計(jì)報(bào)告詳見“ HYPERLINK 加法器報(bào)告 加法器報(bào)告”中的 HYPERLINK 加法器報(bào)告/adder.doc adder。主要內(nèi)容包括：電路原理、性能仿真、版圖設(shè)計(jì)、后仿等。加法器在設(shè)計(jì)中的宏模型單元如下圖。一位全加器除了Vdd和Gnd外，輸入端包括A，B，Ci（進(jìn)位輸入端），輸出端包括S（和），Co（進(jìn)位輸出端）。9bit全加器由9個(gè)一位全加器構(gòu)成，其電路原理圖如下。9bit全加器電路宏模型符號(hào)如下圖所示。輸入端包括l1l9、m1m8，輸出端包括d1d9。整體電路設(shè)計(jì)在前面的電路原理中已經(jīng)詳細(xì)介紹了9bit循環(huán)式ADC的電路工作原理，整體

9、電路如第2頁圖所示。電路中不僅包括模擬電路部分，也包括數(shù)字電路部分。在進(jìn)行HSPICE仿真時(shí)并不區(qū)分?jǐn)?shù)據(jù)是模擬信號(hào)還是數(shù)字信號(hào)，因此在數(shù)字部分中電平5V代表信號(hào)“1”，電平0V代表信號(hào)“0”。由于采用全定制設(shè)計(jì)，整體HSPICE仿真速度非常慢，但仿真結(jié)果可信度較高。仿真文件參見文件夾“ HYPERLINK ./HSPICE仿真文件 HSPICE仿真文件/ HYPERLINK ./HSPICE仿真文件/整體電路前仿文件 整體電路前仿文件”中的 HYPERLINK ./HSPICE仿真文件/整體電路前仿文件/sheji_full.sp sheji_full。仿真測試中設(shè)定參數(shù)如下：輸入模擬信號(hào)為7

10、0.8KHz的正弦波，其直流電平為2V，交流幅度為1V，即滿量程輸入。采樣輸出時(shí)間間隔為0.4us，一共采樣輸出信號(hào)1024個(gè)點(diǎn)（每個(gè)點(diǎn)為一個(gè)9bit數(shù)據(jù)），以便于進(jìn)行DFT頻譜分析。文件，顯示了仿真相關(guān)信息。為便于直觀驗(yàn)證，將輸出的9位數(shù)字信號(hào)按照如下公式計(jì)算，得到的應(yīng)當(dāng)是正弦采樣信號(hào)。dout = d1*256+d2*128+d3*64+d4*32+d8*2+d9仿真結(jié)果如下頁圖所示，這里僅繪制了一個(gè)半周期的輸出dout?？梢钥闯?，輸出信號(hào)也是正弦信號(hào)，這說明該設(shè)計(jì)能夠正常工作。仿真結(jié)果還顯示，輸出信號(hào)在轉(zhuǎn)換時(shí)有很多毛刺，這是由于數(shù)字電路中的競爭冒險(xiǎn)造成的。只要合理設(shè)置采樣點(diǎn)的時(shí)刻，這些毛

11、刺并不影響輸出結(jié)果。將輸出數(shù)據(jù)導(dǎo)入matlab中進(jìn)行譜分析，m文件為文件夾“ HYPERLINK ./MATLAB測試文件 MATLAB測試文件”中的 HYPERLINK ./MATLAB測試文件/full_out.m full_out。對full_out.m文件仿真，得到如下的仿真結(jié)果。下圖是輸出信號(hào)dout的采樣曲線。對上圖進(jìn)行局部放大，可以清晰地觀察其正弦特性。對輸出采樣點(diǎn)作離散傅立葉分析，得到下面的頻譜曲線。圖中縱坐標(biāo)是歸一化后的數(shù)值。根據(jù)編寫的m文件可以測試出輸出信號(hào)的無雜散動(dòng)態(tài)范圍SFDRdB，輸出信噪比為SNRdB。三、版圖設(shè)計(jì)本設(shè)計(jì)是一個(gè)混合信號(hào)處理器件，它即包含模擬電路部分，

12、由包含數(shù)字電路部分。為了使器件工作穩(wěn)定，減少不同電路之間的串?dāng)_，在版圖規(guī)劃中應(yīng)盡量將模擬部分和數(shù)字部分分離。本設(shè)計(jì)總體規(guī)劃芯片面積為1mm1mm的方形區(qū)域，其中上半部分為模擬電路，下半部分為數(shù)字電路。如下圖所示。模擬部分的電源和地分別接AVDD和AGND；數(shù)字部分的電源和地分別接DVDD和DGND。在本次設(shè)計(jì)中，為了便于對電路進(jìn)行LVS驗(yàn)證和LPE參數(shù)提取，先將所有電源接成VDD，地接成GND，即整個(gè)電路共享一套電源和地。當(dāng)LVS和LPE后仿通過后，再將兩部分的電源和地分開，并在版圖上加上輸入、輸出pad，完成整個(gè)芯片的設(shè)計(jì)。詳細(xì)的Layout布局如下圖所示。為了使芯片布局更加緊湊，面積利用更

13、加合理，在實(shí)際版圖繪制中進(jìn)行了微調(diào)。芯片中的空余部分主要加上了保護(hù)環(huán)以實(shí)現(xiàn)電路模塊之間的隔離。9位數(shù)字信號(hào)輸出輸入信號(hào)實(shí)際繪制的版圖反色照片如下，這里將其進(jìn)行了分區(qū)域標(biāo)注，以便于和上圖進(jìn)行對比。在設(shè)計(jì)完成（通過DRC，LVS以及LPE后仿）后，將模擬部分和數(shù)字部分的電源、地分離，并加上pad。最終完成的版圖設(shè)計(jì)照片如下。不帶pad的版圖gds文件見文件夾“ HYPERLINK ./各模塊版圖設(shè)計(jì)相關(guān)文件/full_withoutpad 各模塊版圖設(shè)計(jì)相關(guān)文件/full_withoutpad”中 HYPERLINK ./各模塊版圖設(shè)計(jì)相關(guān)文件/full_withoutpad/drclvs.gds

14、 drclvs.gds；帶pad的版圖gds文件見文件夾“ HYPERLINK ./包含pad的版圖設(shè)計(jì)相關(guān)文件 包含pad的版圖設(shè)計(jì)相關(guān)文件”中的 HYPERLINK ./包含pad的版圖設(shè)計(jì)相關(guān)文件/drclvs.gds drclvs.gds。其中前者通過了DRC，LVS，LPE；后者通過了DRC驗(yàn)證。四、后仿真對版圖進(jìn)行LPE參數(shù)提取，共提取出1574個(gè)MOS管，5個(gè)電阻，12個(gè)電容以及764個(gè)寄生電容。按照前面前仿的方法對提取的電路進(jìn)行仿真，得到輸出數(shù)據(jù)dout如下頁圖。這里先列出仿真.lis文件中的相關(guān)信息。同樣將輸出數(shù)據(jù)導(dǎo)入Matlab中進(jìn)行頻譜分析，得到如下結(jié)果。將上圖進(jìn)行局部放

15、大得到如下結(jié)果。 對結(jié)果進(jìn)行離散傅立葉變換得到下面的頻譜圖。編寫m文件求得輸出信號(hào)SFDRdB，信噪比SNRdB。將前仿和后仿的結(jié)果列表對比如下。仿真時(shí)間輸出SFDR輸出SNR前仿dBdB后仿dBdB五、結(jié)論本次設(shè)計(jì)完成了較完整的集成電路設(shè)計(jì)流程，通過一個(gè)月來全組成員的努力，我們設(shè)計(jì)的9bit循環(huán)式兩步ADC能夠正常工作，完成了設(shè)計(jì)的任務(wù)。在設(shè)計(jì)的過程中，我們的體會(huì)主要有以下幾點(diǎn)。1我們采取的是全定制設(shè)計(jì)的方法，尤其對于數(shù)字電路，我們也按照模擬電路的方法進(jìn)行設(shè)計(jì)，仿真，驗(yàn)證。這種方法最大的好處在于仿真結(jié)果更加可靠，而且設(shè)計(jì)的思路清晰，但其代價(jià)是增加了版圖繪制的難度，因?yàn)閿?shù)字電路部分MOS管較多

16、；另外，這種方法也直接影響了仿真的速度。本次設(shè)計(jì)的前仿和后仿時(shí)間都在12個(gè)小時(shí)以上。2模塊化的設(shè)計(jì)思想有利于整體修改、調(diào)試。電路中有很多子單元，例如OTA、比較器、DFF等具有很強(qiáng)的功能獨(dú)立性。我們在設(shè)計(jì)這些子單元時(shí)，也按照完整的流程進(jìn)行設(shè)計(jì)，保證每一個(gè)模塊的電路程序，版圖，后仿結(jié)果都接近于理想值。因此在最后構(gòu)架芯片整體結(jié)構(gòu)時(shí)，我們只需關(guān)心模塊間的連線是否正確。3在2的基礎(chǔ)上，我們小組5個(gè)成員基本上每人負(fù)責(zé)一個(gè)模塊的設(shè)計(jì)，包括從前仿、版圖設(shè)計(jì)到后仿，這樣每個(gè)人都對整個(gè)設(shè)計(jì)流程比較熟悉，這也方便了電路的整體調(diào)試。4后仿的結(jié)果顯示，對于單音測試，輸出SFDR60dB，這個(gè)結(jié)果好于前仿的結(jié)果，一個(gè)原

17、因在于后仿舍棄了前面幾個(gè)不穩(wěn)定的數(shù)據(jù)。5在仿真調(diào)試的過程中，我們沒有一開始便仿真整個(gè)電路，仍是按照模塊化的思想進(jìn)行仿真驗(yàn)證的。值得一提的是，電路的模擬部分是全電路的核心，我們在仿真時(shí)特別將模擬部分進(jìn)行仿真，并驗(yàn)證得到的結(jié)果。在保證模擬電路部分正常工作之后，我們才加入后面的數(shù)字電路進(jìn)行仿真測試。6整個(gè)版圖布局緊湊，但由于這是我們初次完成較大規(guī)模的版圖，里面難免有很多地方值得改進(jìn)。我們感覺對版圖設(shè)計(jì)的技巧掌握還不夠，這些需要在今后的學(xué)習(xí)中不斷積累經(jīng)驗(yàn)了。7雖然完成了整個(gè)設(shè)計(jì)并取得了良好的仿真性能，但是我們沒有使用綜合的辦法來設(shè)計(jì)數(shù)字部分，缺少了在這方面學(xué)習(xí)的經(jīng)驗(yàn)，不得不說是一個(gè)遺憾了。希望在以后的

18、學(xué)習(xí)中能在這方面有所充實(shí)。整個(gè)設(shè)計(jì)完成持續(xù)了近兩個(gè)月的時(shí)間，其中版圖設(shè)計(jì)與HSPICE仿真占據(jù)了大量時(shí)間。9衷心感謝李老師和助教老師的指導(dǎo)，幫助我們解決了很多實(shí)際困難。附、分工合作情況一、電路設(shè)計(jì)李淼動(dòng)態(tài)比較器的設(shè)計(jì)，包括原理圖繪制，前仿，后仿；9bit全加器的設(shè)計(jì)，包括原理圖繪制，前仿，后仿。鄔建元時(shí)鐘產(chǎn)生電路的設(shè)計(jì)，包括原理圖繪制，前仿，后仿；移位寄存器的設(shè)計(jì)，包括原理圖繪制，前仿，后仿。章英杰基本邏輯單元的設(shè)計(jì)，包括DFF，反相器，與非門等，完成了原理圖繪制，前仿，后仿；1位全加器的設(shè)計(jì)，包括原理圖繪制，前仿，后仿。徐友春開關(guān)電容電路的設(shè)計(jì)，包括原理圖繪制；運(yùn)算放大器的部分設(shè)計(jì)，包括原理圖繪制，部分仿真。陳潤運(yùn)算放大器的部分設(shè)計(jì)，包括部分仿真測試；整體電路的模塊化構(gòu)成，全電路的前仿，后仿。二、版圖繪制李淼動(dòng)態(tài)比較器版圖，以及由此構(gòu)成的開關(guān)控制信號(hào)產(chǎn)生電路部分；9bit加法器版圖。鄔建元由DFF陣列構(gòu)成的移位寄存器版圖；數(shù)字電路模塊之間的互連。章英杰基本邏輯單元的版圖繪制，包