8位十六進(jìn)制頻率計(jì)的設(shè)計(jì)

1、物理與電子工程學(xué)院 課程設(shè)計(jì)題 目： 8位十六進(jìn)制頻率計(jì)的設(shè)計(jì) 專 業(yè)： 應(yīng)用電子技術(shù)教育 班 級(jí)： 07 姓 名： 學(xué)號(hào)： 實(shí)驗(yàn)地點(diǎn)： 指導(dǎo)老師： 成 績： ( 2021.07 )8位十六進(jìn)制頻率計(jì)的設(shè)計(jì) 1 引 言現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即EDA技術(shù)。EDA技術(shù)是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成編譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。而隨著技術(shù)的進(jìn)步，EDA技術(shù)更多地應(yīng)用到各個(gè)電子系統(tǒng)中已成一種趨勢(shì)，本設(shè)計(jì)主要設(shè)計(jì)一8位十六

2、進(jìn)制頻率計(jì)。1.1 設(shè)計(jì)內(nèi)容 用EDA技術(shù)設(shè)計(jì)并實(shí)現(xiàn)8位十六進(jìn)制頻率計(jì)。1.2 設(shè)計(jì)要求 1FTCTRL的計(jì)數(shù)使能信號(hào)CNT_EN能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)中的32位二進(jìn)制計(jì)數(shù)器COUNTER32B的ENABL使能進(jìn)行同步控制。 2當(dāng)CNT_EN高電平時(shí)允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值鎖存進(jìn)各鎖存器REG32B中，并由外部的十六進(jìn)制7段譯碼器譯出，顯示計(jì)數(shù)值。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。 3鎖存信號(hào)后，必須有清零信號(hào)RST_CNT對(duì)計(jì)數(shù)器進(jìn)行清零

3、，為下一秒的計(jì)數(shù)操作作準(zhǔn)備。1.3 系統(tǒng)主要功能 根據(jù)頻率的定義和頻率測(cè)量的根本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1秒的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；1秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值被鎖入鎖存器，計(jì)數(shù)器清零，為下一測(cè)頻周期做好準(zhǔn)備。測(cè)頻控制信號(hào)可以由一個(gè)獨(dú)立的發(fā)生器來發(fā)生。2 硬件設(shè)計(jì)原理電路圖圖 8位十六進(jìn)制頻率計(jì)原理圖主要元件及功能模塊說明2.2 .1 元件說明1、配有 max+plus11軟件的計(jì)算機(jī)一臺(tái)。2、選用FPGA芯片，如FLEX10K系列的EPF10KLC84-4。3、FPGA適配器板：標(biāo)準(zhǔn)配置是EPF10K10接口板。4、下載接口是數(shù)字芯片的下載接口，主要用于FPGA芯片的數(shù)據(jù)下載。5

4、、發(fā)光二極管。2.2.2 測(cè)頻控制電路 設(shè)計(jì)頻率極的關(guān)鍵是設(shè)計(jì)一個(gè)測(cè)頻率控制信號(hào)發(fā)生器，產(chǎn)生測(cè)量頻率的控制時(shí)序?？刂茣r(shí)鐘信號(hào)clk取為1Hz，2分頻后即可查聲一個(gè)脈寬為1秒的時(shí)鐘test-en，一此作為計(jì)數(shù)閘門信號(hào)。當(dāng)test-en為高電平時(shí)，允許計(jì)數(shù)；當(dāng)test-en由高電平變?yōu)榈碗娖较陆笛氐絹頃r(shí)，應(yīng)產(chǎn)生一個(gè)鎖存信號(hào)，將計(jì)數(shù)值保存起來；鎖存數(shù)據(jù)后，還要在下次test-en上升沿到哦來之前產(chǎn)生零信號(hào)clear，將計(jì)數(shù)器清零，為下次計(jì)數(shù)作準(zhǔn)備。 VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.

5、ALL;ENTITY FTCTRL ISPORT(CLKK:IN STD_LOGIC; CNT_EN:OUT STD_LOGIC; RST_CNT:OUT STD_LOGIC; Load:OUT STD_LOGIC);END FTCTRL;ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK:STD_LOGIC;BEGIN PROCESS(CLKK)BEGIN IF CLKKEVENT AND CLKK=1THEN Div2CLK=NOT Div2CLK;END IF;END PROCESS;PROCESS(CLKK,Div2CLK)BEGINIF CL

6、KK=0 AND Div2CLK=0 THEN RST_CNT=1;ELSE RST_CNT=0;END IF;END PROCESS;Load=NOT Div2CLK; CNT_EN=Div2CLK;END behav;仿真結(jié)果：2.2.3 32位鎖存器當(dāng)test-en下降沿到來時(shí)，將計(jì)數(shù)器的計(jì)數(shù)值鎖存，這樣可由外部的七段譯碼器 譯碼并在數(shù)碼管顯示。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存器的位數(shù)應(yīng)跟計(jì)數(shù)器完全一樣。VHD程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(LK:

7、IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END REG32B;ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LK, DIN)BEGIN IF LKEVENT AND LK = 1 THEN DOUT = DIN; END IF;END PROCESS;END behav; 仿真結(jié)果：2.2.3 計(jì)數(shù)器計(jì)數(shù)器以待測(cè)信號(hào)作為時(shí)鐘,清零信號(hào)clear到來時(shí),異步清零;test-en為高電平時(shí)開始計(jì)數(shù)。計(jì)數(shù)是以十進(jìn)

8、制數(shù)顯示,本文設(shè)計(jì)了一個(gè)簡(jiǎn)單的10kHz以內(nèi)信號(hào)的頻率機(jī)計(jì)，如果需要測(cè)試較高的頻率信號(hào)，那么將dout的輸出位數(shù)增加，當(dāng)然鎖存器的位數(shù)也要增加 。VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER32B IS PORT(FIN:IN STD_LOGIC;CLR:IN STD_LOGIC;ENABL:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END COUNTER32B;ARCHITECTURE b

9、ehav OF COUNTER32B IS SIGNAL CQI :STD_LOGIC_VECTOR(31 DOWNTO 0);BEGIN PROCESS(FIN,CLR,ENABL)BEGIN IF CLR=1THEN CQI0);ELSIF FINEVENT AND FIN=1THENIF ENABL=1THEN CQI=CQI+1;END IF;END IF;END PROCESS;DOUT=CQI;END behav;仿真結(jié)果 3 系統(tǒng)的軟件設(shè)計(jì)3.1仿真結(jié)果及分配管腳圖仿真結(jié)果及其分析：分配管腳圖4 結(jié)束語本次課程設(shè)計(jì)是用Cyclone芯片及接口電路設(shè)計(jì)一個(gè)8位十六進(jìn)制頻率計(jì)，設(shè)計(jì)主要用到了多種芯片，程序也比擬長比擬麻煩，同時(shí)也遇到了不少困難，尤其是關(guān)于校時(shí)模塊的設(shè)計(jì)實(shí)現(xiàn)。通過本次設(shè)計(jì)，我系統(tǒng)的了解了實(shí)時(shí)時(shí)鐘的設(shè)計(jì)流程，尤其是硬、軟件的設(shè)計(jì)方法，掌握了鍵盤顯