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3、Beginop=0 when(d1=0 and d2=0)else1;End m1;Library ieee;Use ieee,std_logic_1164 Tall;H Entity oor isS Ecru(dlr d2 : in std_logic;op : out stdlcqic);End oor;SArchitecture ml of oor isS Beginop= * 01 whendl= * 01 and d2=101)elseITEnd mi:J pm10r 0 ns9.675JHE非門Library ieee;Use ieee.std_logic_1164.all;En tity nt isPort(d1: in stdogic;op : out std_logic);End nt;Architecture ml of nt isBeginop=0whe n(d仁1 )else1;End m1;Library ieee;23Use ieee.svd logic 1164,all;弓B Ensley nc is6SPort(dl: in std_logic;89op : out svd logic);10End nc;12HArchitec匸ml of nt is14S Begin16op O when els

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