基于FPGA的數(shù)字化電源控制器的研究

1、目錄 TOC o 1-5 h z HYPERLINK l bookmark2 o Current Document 第一章 緒論 1 HYPERLINK l bookmark4 o Current Document 電源數(shù)字控制技術(shù)的發(fā)展 1 HYPERLINK l bookmark6 o Current Document 可編程邏輯器件的發(fā)展及其特點(diǎn) 1 HYPERLINK l bookmark8 o Current Document 第二章FPGA數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)2 HYPERLINK l bookmark10 o Current Document 數(shù)字系統(tǒng)設(shè)計(jì)理論概述 2 HYPERLI

2、NK l bookmark12 o Current Document 數(shù)字系統(tǒng)的基本模型 2 HYPERLINK l bookmark14 o Current Document 數(shù)字系統(tǒng)的設(shè)計(jì)方法 4 HYPERLINK l bookmark16 o Current Document 第三章FPGA的設(shè)計(jì)流程6 HYPERLINK l bookmark18 o Current Document FPGA工作原理、設(shè)計(jì)方法介紹 6FPGA基本原理 6 HYPERLINK l bookmark20 o Current Document 第四章 硬件描述語言 VHDL 11 HYPERLINK l

3、bookmark22 o Current Document 第五章 電路模塊設(shè)計(jì) 12 HYPERLINK l bookmark24 o Current Document 控制器供電 12時(shí)鐘模塊 13 HYPERLINK l bookmark26 o Current Document 通信接口電路 14配置電路 14 HYPERLINK l bookmark28 o Current Document 第六章 實(shí)驗(yàn)驗(yàn)證 16 HYPERLINK l bookmark30 o Current Document 軟件的開發(fā)環(huán)境 16 HYPERLINK l bookmark32 o Current

4、 Document 控制器整體功能驗(yàn)證 17 HYPERLINK l bookmark34 o Current Document 6.4 系統(tǒng)閉環(huán)實(shí)驗(yàn)波形 17 HYPERLINK l bookmark36 o Current Document 總結(jié) 20 HYPERLINK l bookmark38 o Current Document 參考文獻(xiàn) 21 HYPERLINK l bookmark40 o Current Document 致謝 23基于FPGA的數(shù)字化電源控制器的研究 第一章緒論1.1電源數(shù)字控制技術(shù)的發(fā)展當(dāng)今電力電子技術(shù)已經(jīng)取得了飛速的發(fā)展， 電力電子電路的控制旨在實(shí)現(xiàn)高 頻

5、開關(guān)的計(jì)算機(jī)控制，并向著更高頻率、更低損耗和全數(shù)字化的方向發(fā)展，從而 使其應(yīng)用范圍也從傳統(tǒng)的工業(yè)、交通、電力等部門擴(kuò)大到信息、通信、家用電器 等各個(gè)領(lǐng)域，產(chǎn)生了顯著的經(jīng)濟(jì)效益?，F(xiàn)場可編程門陣列器件(FieldProgrammable Gate Arrays)是近年來嶄露頭角的一類新型集成電路，它具有簡 潔、經(jīng)濟(jì)、高速度、低功耗等優(yōu)勢，又具有全集成化、適用性強(qiáng)，便于開發(fā)和維 護(hù)(升級)等顯著優(yōu)點(diǎn)。這些特點(diǎn)順應(yīng)了電力電子電路的日趨高頻化和復(fù)雜化發(fā)展 的需要，在越來越多的領(lǐng)域中 FPAGI到了日益廣泛的發(fā)展和應(yīng)用。PWI技術(shù)在 電力、電子、工業(yè)控制以及機(jī)械設(shè)備制造等很多行業(yè)的得到了重視，其實(shí)現(xiàn)方法也

6、不斷地被改進(jìn)和發(fā)展，目前PwMi術(shù)已經(jīng)成為控制技術(shù)領(lǐng)域的一個(gè)熱點(diǎn)，具有廣闊的應(yīng)用前景和很大的市場價(jià)值。 而在這些應(yīng)用領(lǐng)域和產(chǎn)品設(shè)計(jì)當(dāng)中， 一個(gè)共 同的也是比較關(guān)鍵的問題就是一一如何產(chǎn)生所需的高質(zhì)量高穩(wěn)定度的各種各樣 的PWMH號，因此，研究PWMe生器的設(shè)計(jì)方法無論從基礎(chǔ)理論的發(fā)展，還是產(chǎn)品性能的提高等實(shí)際應(yīng)用都有著非常重要的意義 2 o1.2可編程邏輯器件的發(fā)展及其特點(diǎn)隨著微電子的發(fā)展，高速度、高集成度的現(xiàn)場可編程門陣列(FPGA)與數(shù)字化 控制技術(shù)的結(jié)合成為數(shù)字化控制系統(tǒng)發(fā)展的必然趨勢。結(jié)合數(shù)字控制優(yōu)點(diǎn)及 FPGA長處，本文提出一種基于FPGA勺開關(guān)電源數(shù)字化控制系統(tǒng)方案，并完成了 設(shè)計(jì)仿

7、真以及實(shí)驗(yàn)驗(yàn)證。將開關(guān)電源控制器集成在一片F(xiàn)PGA芯片上，一方面提高了控制芯片的工作效率，另一方面減少控制芯片的外圍分立元件，從而達(dá)到提 高系統(tǒng)工作可靠性，增強(qiáng)系統(tǒng)的靈活性、適應(yīng)性，減少PCB面積、降低成本?；贔PGA勺靈活性和可任意配置特性，本系統(tǒng)中各個(gè)功能模塊通過單獨(dú)配 置，可以作為獨(dú)立模塊下載到芯片中使用， 具有很強(qiáng)的通用性；當(dāng)需要系統(tǒng)升級 或者系統(tǒng)功能擴(kuò)展時(shí)，只需將現(xiàn)有系統(tǒng)移植到更高級的FPGA芯片，并加入需要的功能模塊即可，因此具有很強(qiáng)的移植性。第二章FPGA數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)2.1數(shù)字系統(tǒng)設(shè)計(jì)理論概述電子技術(shù)的發(fā)展，特別是專用集成電路（ASIC）設(shè)計(jì)技術(shù)的日益進(jìn)步和完善， 推動了數(shù)

8、字系統(tǒng)設(shè)計(jì)的迅猛發(fā)展。其經(jīng)歷了從分立元件、小規(guī)模集成電路（SSI）、 中規(guī)模集成電路（MSI）、大規(guī)模集成電路（LSI）到超大規(guī)模集成電路（VLSI）的 發(fā)展過程o數(shù)字系統(tǒng)是對離散形式的數(shù)字信息進(jìn)行存儲、傳輸、處理的邏輯子系統(tǒng)的集 合物。通常把門電路、觸發(fā)器等稱為邏輯器件。將由邏輯器件構(gòu)成，能執(zhí)行某單 一功能的電路，如計(jì)數(shù)器、譯碼器、加法器等，稱為邏輯功能部件，把由邏輯功 能部件組成的能實(shí)現(xiàn)復(fù)雜功能的數(shù)字電路稱為數(shù)字系統(tǒng)。復(fù)雜的數(shù)字系統(tǒng)可以分割成若干個(gè)子系統(tǒng)，例如計(jì)算機(jī)就是一個(gè)內(nèi)部結(jié)構(gòu)相當(dāng)復(fù)雜的數(shù)字系統(tǒng)。不論數(shù)字系統(tǒng)的復(fù)雜程度如何，規(guī)模大小怎樣，就其實(shí)質(zhì)而言皆為邏輯問題，從組成上 說，是由許多

9、能夠進(jìn)行各種邏輯操作的功能部件組成的，各種功能部件之間有機(jī) 配合，協(xié)同工作。這類功能部件，可以是小規(guī)模集成電路 （SSI）部件，也可以是 各種MSI、LSI邏輯部件，甚至可以是 CPU芯片。2.1.1數(shù)字系統(tǒng)的基本模型數(shù)字系統(tǒng)的基本結(jié)構(gòu)由輸入部件、輸出部件以及邏輯系統(tǒng)組成。邏輯系統(tǒng)由 存儲、處理、控制三大子模塊構(gòu)成。存儲部分和處理部分都是在控制部分的命令 下動作，屬于執(zhí)行部件。圖2-1數(shù)字系統(tǒng)的基本結(jié)構(gòu)如圖2-1，存儲和處理部件之間由傳輸線相互連接。存儲部件獲得信息，傳 送到處理器進(jìn)行加工處理，之后將處理過的信息又送回到存儲電路存儲， 當(dāng)信息 被傳送到處理器處理時(shí)，存儲電路將保存并不斷的提供信

10、息， 這種活動在數(shù)字電 路中是周期性發(fā)生的，系統(tǒng)控制單元對系統(tǒng)外部的輸入、輸出控制信號使本系統(tǒng) 能夠與其他系統(tǒng)協(xié)調(diào)一致工作，其輸入控制信號也可能是其他系統(tǒng)的輸出控制信號，數(shù)字系統(tǒng)的基本結(jié)構(gòu)表明，系統(tǒng)內(nèi)部總是存在有反映由輸入數(shù)據(jù)到輸出數(shù)據(jù) 變化過程的數(shù)據(jù)流和控制信號變化過程的控制流。2.1.2數(shù)字系統(tǒng)的設(shè)計(jì)方法電子設(shè)計(jì)自動化(EDA)工具給電子設(shè)計(jì)帶來了巨大變革，尤其是硬件描述語 言的出現(xiàn)和發(fā)展，解決了傳統(tǒng)用電路原理圖設(shè)計(jì)大系統(tǒng)工程時(shí)的諸多不便。對于 小的集成電路或者分立元件組成的電路， 可以采用傳統(tǒng)的真值表、卡諾圖、狀態(tài) 方程組等方法進(jìn)行設(shè)計(jì)。但是對于復(fù)雜的數(shù)字系統(tǒng)，其輸入輸出變量以及內(nèi)部狀

11、態(tài)變量很多，采用傳統(tǒng)的設(shè)計(jì)方法很難實(shí)現(xiàn)，因此必須從系統(tǒng)的總體出發(fā)來描述 和設(shè)計(jì)。數(shù)字系統(tǒng)的設(shè)計(jì)通常有兩種設(shè)計(jì)方法：一種是自底向上的設(shè)計(jì)方法；一種 是自頂向下的設(shè)計(jì)方法。自頂向下法自頂向下(TOP-DOWN是從抽象定義到具體實(shí)現(xiàn)，是從高層次到底層次逐步 求精的分層次、分模塊的設(shè)計(jì)方法。其設(shè)計(jì)的具體步驟為：先根據(jù)系統(tǒng)總體功能 要求，進(jìn)行系統(tǒng)功能級設(shè)計(jì)；之后按一定的標(biāo)準(zhǔn)將整個(gè)系統(tǒng)劃分為多個(gè)子系統(tǒng)； 再將各個(gè)子系統(tǒng)劃分成若干功能模塊，針對各個(gè)功能模塊進(jìn)行邏輯級電路設(shè)計(jì)。 在此過程中需要特別注意對系統(tǒng)的劃分， 如果劃分的子系統(tǒng)過少，那么有些子系 統(tǒng)就會由于包含的功能模塊太多，從而使得設(shè)計(jì)復(fù)雜不易實(shí)現(xiàn)，就

12、失去了模塊化 設(shè)計(jì)的優(yōu)點(diǎn)；如果系統(tǒng)劃分過于仔細(xì)，將造成系統(tǒng)之間的連線過于復(fù)雜， 容易出 錯。自低向上法自底向上的設(shè)計(jì)過程從最底層設(shè)計(jì)開始。根據(jù)系統(tǒng)的功能要求，通過對具體 的器件、邏輯部件進(jìn)行相互連接、修改和擴(kuò)大，構(gòu)成所需要的系統(tǒng)。使用這種方 法進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)，在設(shè)計(jì)成本和開發(fā)周期方面都優(yōu)于自頂向下法，但是由于設(shè)計(jì)是從底層開始，因此其系統(tǒng)整體的最優(yōu)性無法保證。自頂向下設(shè)計(jì)法能夠得到設(shè)計(jì)需求的最優(yōu)結(jié)果，但設(shè)計(jì)產(chǎn)生邏輯級電路的功 能往往是不標(biāo)準(zhǔn)的，因此該方法在設(shè)計(jì)定制電路中較多用。自低向上的設(shè)計(jì)法是 基于已有器件或者設(shè)計(jì)分析來分解的， 雖然未必能使整體設(shè)計(jì)達(dá)到最優(yōu)，但該設(shè) 計(jì)方法可以最大限度的利

13、用己有設(shè)計(jì)成果(如宏單元等)，減小設(shè)計(jì)開銷，縮短 開發(fā)周期，具有良好的經(jīng)濟(jì)性，多用于基于現(xiàn)有芯片的設(shè)計(jì)中。比較以上所述兩種設(shè)計(jì)方法，其各有優(yōu)缺點(diǎn)，設(shè)計(jì)者可以根據(jù)自己的具體情 況，權(quán)衡利弊，選一種適合自己的設(shè)計(jì)方法 0子系統(tǒng)的劃分稱為數(shù)字系統(tǒng)的初步設(shè)計(jì)， 然而對子系統(tǒng)的劃分，不能過多但 也不能太少，因此對其進(jìn)行劃分要遵循一定的原則。對設(shè)計(jì)的總體任務(wù)進(jìn)行清楚的描述，找出對要解決問題更簡潔、清楚的 描述；各子系統(tǒng)所要完成的功能清楚、明確，是否可以再劃分；各個(gè)子系統(tǒng)之間邏輯與控制關(guān)系明確；控制部分與被控部分之間的控制關(guān)系明確。第三章FPGA的設(shè)計(jì)流程FPGA工作原理、設(shè)計(jì)方法介紹FPGA基本原理FPG

14、A是英文Field Programmable Gate Arras的縮寫，即現(xiàn)場可編程門陣列，它是在PAL (Programmable Array Logic ，可編程陣列邏輯器件)、GAL (Generic Array Logic，可編程通用陣列邏輯器件)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路 (Applicati on Specific In tegrated Circuit ，ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足， 又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn) 。目前大多數(shù)FPGA是基于查找表(Look-up table，LUT)結(jié)構(gòu)的，在FP

15、GA中多 使用4輸入的LUT,所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM 當(dāng)用戶通過原理圖或HDL語言描述了一個(gè)邏輯電路以后，CPLD/FPG開發(fā)軟件會 自動計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM這樣，每輸入一個(gè)信號進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。現(xiàn)場可編程門陣列(FPGA)屬于可重構(gòu)器件，其內(nèi)部邏輯功能可以根據(jù) 需要任意設(shè)定。FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個(gè)新概 念，內(nèi)部包括可配置邏輯模塊 CLB(C on figurable Logic Block)、輸出輸入模塊IOB(In

16、put Output Block)和內(nèi)部連線(Interconnect) 三個(gè)部分。由于 FPGA勺集 成度非常大，一片F(xiàn)PGA少則幾千個(gè)等效門，多則幾萬或幾十萬個(gè)等效門，所以 一片F(xiàn)PGA就可以實(shí)現(xiàn)非常復(fù)雜的邏輯、替代多塊集成電路和分立元件組成的電 路。由于LUT主要適合SRAMT藝生產(chǎn)，所以目前大部分 FPGA都是基于SRAMT 藝的，而SRAMT藝的芯片在掉電后信息就會丟失，一定需要外加一片專用配置 芯片，在上電的時(shí)候，由這個(gè)專用配置芯片把數(shù)據(jù)加載到FPGA中，然后FPGA就可以正常工作，由于配置時(shí)間很短，不會影響系統(tǒng)正常工作。加電時(shí)，F(xiàn)PGA芯片將EPROI中數(shù)據(jù)讀入片內(nèi)編程RAM中，

17、配置完成后，F(xiàn)PG/進(jìn)入工作狀態(tài)。 掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA 的編程無須專用的FPGAS程器，只須用通用的EPROMPROI編程器即可。當(dāng)需 要修改FPGA功能時(shí)，只需換一片EPRO即可。這樣，同一片F(xiàn)PGA不同的編程 數(shù)據(jù)，可以產(chǎn)生不同的電路功能。用戶可以根據(jù)不同的配置模式， 采用不同的編 程方式。FPGAt多種配置模式：并行主模式為一片 FPGA加一片EPRO的方式；主從 模式可以支持一片PRO編程多片F(xiàn)PGA串行模式可以采用串行PRO編程FPGA 外設(shè)模式可以將FPGA乍為微處理器的外設(shè)，由微處理器對其編程。FPGA借助于硬件描述

18、語言（HDL）來對系統(tǒng)進(jìn)行設(shè)計(jì)，采用三個(gè)層次（行為描 述、RTL（Register Transmission Level，寄存器傳輸級）描述、門級描述）的硬 件描述和自上至下（從系統(tǒng)功能開始描述開始）的設(shè)計(jì)風(fēng)格，能對三個(gè)層次的描述 進(jìn)行混合仿真，從而可以方便地進(jìn)行數(shù)字電路設(shè)計(jì)。一般來說，完整的FPGAS計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合、 綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證！板級仿真驗(yàn)證與調(diào)試等主要步驟，如 圖 3-1 :基于FPGA的數(shù)字化電源控制器的研究圖3-1 FPGA設(shè)計(jì)流程基于FPGA的數(shù)字化電源控制器的研究 電路設(shè)計(jì)與輸入電路設(shè)計(jì)與設(shè)計(jì)輸入是指通過某些規(guī)范的描述方式，以開發(fā)軟

19、件要求的某種 形式表達(dá)出來，將設(shè)計(jì)者的電路構(gòu)思輸入給 EDA工具。輸入有多種方式，可以原 理圖輸入，硬件描述語言輸入，或是原理圖和硬件描述語言相結(jié)合的混合輸入。功能仿真(前仿真)電路設(shè)計(jì)完成后，要用專用的仿真工具對設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。綜合優(yōu)化綜合是指設(shè)計(jì)輸入之后從高層次系統(tǒng)行為設(shè)計(jì)向門級邏輯電路設(shè)計(jì)轉(zhuǎn)化的 過程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識別的某種數(shù) 據(jù)格式(網(wǎng)表)優(yōu)化是指對于上述綜合生成的網(wǎng)表，按一定要求，如按面積最小 或是速度，根據(jù)布爾方程功能等效的原則，對邏輯進(jìn)行化簡，用更小更快的綜合 結(jié)果代替一些復(fù)雜的單元，把邏輯描述轉(zhuǎn)化為最適合

20、在器件中的實(shí)現(xiàn)形式，并與指定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。綜合后仿真綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計(jì)一致， 做綜合后仿真在仿真時(shí)， 把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來的影 響綜合后仿真雖然比功能仿真精確一些，但是只能估計(jì)門延時(shí)，不能估計(jì)線延 時(shí)設(shè)計(jì)的電路必須在布局布線前驗(yàn)證電路功能是否有效。實(shí)現(xiàn)與布局布線綜合結(jié)果的本質(zhì)是一些由與！或!非門，觸發(fā)器，RAM等基本邏輯單元組成的 邏輯網(wǎng)表，它與芯片實(shí)際的配置情況還有較大差距此時(shí)應(yīng)用FPGAT商提供的軟 件工具，根據(jù)所選芯片的型號，將綜合輸出的邏輯網(wǎng)表適配到具體 FPGA器件上， 這個(gè)過程

21、叫實(shí)現(xiàn)布局是將己分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置， 并使他們易于連線，且連線最少布線是利用器件的布線資源完成各功能模塊之 間和反饋信號的連接同時(shí)提取有關(guān)延時(shí)參數(shù)，生成一個(gè)門級網(wǎng)表和用于下載到 FPGA勺文件。時(shí)序仿真與驗(yàn)證(后仿真)是利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。它是考慮了內(nèi)部器件延時(shí)和聯(lián)系延時(shí)的仿真，經(jīng)過這次仿真，可以確保設(shè)計(jì)與實(shí)際電路基本一致板級仿真與驗(yàn)證在有些高速設(shè)計(jì)情況下還需要使用第三方的板級驗(yàn)證工具進(jìn)行仿真與驗(yàn)證。調(diào)試與加載配置布線和后仿真完成之后，就可以開始把所生成的編程文件下載到FPG/中?？偨Y(jié)：在設(shè)計(jì)過程中，任何仿真或驗(yàn)證步驟出現(xiàn)問題，就需要根據(jù)

22、錯誤的定位返回 到相應(yīng)的步驟更改或者重新設(shè)計(jì)?；贔PGA的數(shù)字化電源控制器的研究第四章硬件描述語言VHDLFPGA勺設(shè)計(jì)一般都采用 HDL語言(Hardware Description Lan guage ，硬件 描述語言)。HDL語言的出現(xiàn)將硬件設(shè)計(jì)轉(zhuǎn)化為軟件設(shè)計(jì)。目前國際通行的HDL語言有兩種：VHDL和VerilogHDL，這兩種語言都已成為IEEE標(biāo)準(zhǔn)。VHDL語言 標(biāo)準(zhǔn)由美國軍方制定，較適合于高層次的系統(tǒng)描述，語法結(jié)構(gòu)相對比較嚴(yán)謹(jǐn)； VerilogHDL語言由民間公司開發(fā)，低層次的描述語法豐富，編程比較靈活。VHDL 程序設(shè)計(jì)有行為描述法和結(jié)構(gòu)描述法9。行為描述法對設(shè)計(jì)人員的電路知

23、識要求 較少，設(shè)計(jì)工程師只要把電路的行為“描述，告訴”給EDAX具即可，具體電路結(jié)構(gòu)由EDAX具生成。在資源利用率高，是需要求嚴(yán)格，電路性能復(fù)雜的設(shè)計(jì)中， 一般用結(jié)構(gòu)描述法進(jìn)行設(shè)計(jì)。采用VHDL語言設(shè)計(jì)綜合的過程如下10:設(shè)計(jì)要求的定義；用VHDL語言進(jìn)行設(shè)計(jì)描述(系統(tǒng)描述與代碼設(shè)計(jì));原代碼模擬(前仿真或稱為功能仿真)；設(shè)計(jì)綜合、優(yōu)化和設(shè)計(jì)的布局布線；布局、布線后的設(shè)計(jì)模塊模擬(后仿真或稱時(shí)序仿真)；器件編程。定義電路實(shí)體的外觀：I/O 接口的規(guī)格一個(gè)完整的VHDL語言程序基本結(jié)構(gòu)如圖4-1所示。ENTITY定義區(qū).描述電路內(nèi)部的功能，說明 電路執(zhí)行什么動作或功能ARCHITECTUR定 義

24、區(qū)包含進(jìn)程或其他并行結(jié)構(gòu) VHDL設(shè)計(jì)基本單元配置選項(xiàng)| 描述選項(xiàng)，描述連接關(guān)系圖4-1完整的VHDL語言程序基本結(jié)構(gòu)基于FPGA的數(shù)字化電源控制器的研究 第五章電路模塊設(shè)計(jì)在本設(shè)計(jì)中考慮了控制器某一范圍內(nèi)的通用性，既可以應(yīng)用于各種材料表面處理設(shè)備中，又可以作為實(shí)驗(yàn)平臺研究各種控制算法，因此在微控制器芯片選型 的時(shí)候要保證其有足夠的資源，另外結(jié)合設(shè)計(jì)成本的考慮，本文選取Altera公司的Cyclone低成本EPIC12Q240C芯片為主控芯片。簡化的FPGAS本由6部分 組成11，分別為可編程I/O單元、基本可編程邏輯單元、嵌入式塊 RAM豐富的 布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等，如

25、圖5-1所示。,4L-fll r . fc-j QH) *二 !1 :HftILAN圖5-1可編程邏輯器件的結(jié)構(gòu)原理圖由于FPGA配置的的靈活性，給控制器的硬件設(shè)計(jì)帶來很大的方便，其 I/O 引腳可根據(jù)器件以及PCB布線的整體需要靈活配置，避免了布線錯綜交叉，因而 從板級設(shè)計(jì)上解決了一定的信號穩(wěn)定性的問題 5.1控制器供電高速、工作電壓低是FPGAS片的顯著特點(diǎn)，由此決定了其工作噪聲容限低, 因而對電源的紋波！時(shí)鐘源的穩(wěn)定性等諸多方面要求較高。本文供電電源電壓為DC-5V而所選的FPGA主控芯片需要兩路供電電壓，工作電壓 DC-3.3V,內(nèi)核電 壓為DC-1.5V。因此，在設(shè)計(jì)電路時(shí)需要將 D

26、C-5V分別轉(zhuǎn)換為DC-3.3V和DC-5V 兩路獨(dú)立的電源供電，分別由 DC-DC線性低壓差轉(zhuǎn)換器1117-S3.3/S1.5完成。 電路設(shè)計(jì)如圖5-2所示圖5-2電源設(shè)計(jì)5.1.2時(shí)鐘模塊FPG/內(nèi)部沒有集成振蕩器，無法提供系統(tǒng)工作時(shí)鐘，因此必須外接晶振, 再通過FPGA內(nèi)嵌鎖相環(huán)提供系統(tǒng)工作時(shí)鐘。YI1VCC4們心32ONDOUTA聖厶FKiA CLKIoy20M圖5-3時(shí)鐘模塊設(shè)計(jì)本文所選用的主控芯片支持15.3MHz320MHZ勺時(shí)鐘頻率，因此，本文采用20M外部有源晶振，其電路原理圖如上 5-3所示.5.1.3通信接口電路為了滿足系統(tǒng)可操作性以及良好的人機(jī)交流， 因此需要通信橋梁即

27、對外接口, 本文選取R S -2 32作為整個(gè)系統(tǒng)與外界的溝通渠道。 R S-2 32串行通信接口 選用MAX232作為收發(fā)器，其電路如圖5 -4 。圖5-4 通信接口電路5.1.4配置電路Alter公司經(jīng)過多年的發(fā)展，已經(jīng)形成了一條比較齊全的FPGA產(chǎn)品線。在提供不同系列FPGAS片的同時(shí)，也提供各系列芯片的專用配置芯片。為滿足新 出現(xiàn)器件的需求，Alter在保持傳統(tǒng)配置方式的同時(shí)，又增加了很多配置方式， 如配置速度的提高！容量的增大以及遠(yuǎn)程升級等。根據(jù)FPGA在配置電路中角色的 不同，其配置數(shù)據(jù)可以使用3種方式載入到目標(biāo)件中12,13:FPG/主動(Aetive)方式；FPGA被動(Pas

28、sive)方式;JTAG方 式.本文在硬件板上集AS配置和JTAG配置兩種方式，JTAG用于在線測試等功 能，而AS方式用于系統(tǒng)實(shí)際運(yùn)行時(shí)上電后 FPGA勺配置*圖5-5-配置電路第六章實(shí)驗(yàn)驗(yàn)證6.1軟件的開發(fā)環(huán)境目前市面上的FPGA和CPLD主要來自三家公司，分別為 Xilinx、Altera和 Lattice，其中Xilinx 和Altera占據(jù)了 FPGA市場的80%的份額。每家公司的 產(chǎn)品都有對應(yīng)的開發(fā)環(huán)境，彼此互不兼容。ISE是一款針對Xilinx產(chǎn)品的集成 開發(fā)環(huán)境，它包含了新型SmartCompile技術(shù)，可以將實(shí)現(xiàn)的時(shí)間縮減 2.5倍， 并且ISE的具有界面友好、操作簡單的特點(diǎn)

29、。ISE可以實(shí)現(xiàn)的主要功能包括設(shè)計(jì) 輸入、綜合、仿真、實(shí)現(xiàn)和下載，涵蓋了FPGA開發(fā)的全部過程，是目前使用較為廣泛的集成開發(fā)環(huán)境之一。ISE用戶界面如下所示：* 1:程管厘區(qū)源文件編輯區(qū)過程管理區(qū)倍息顯示區(qū)圖6-1 ISE用戶界面工程管理區(qū)提供了工程以及相關(guān)文件的顯示和管理功能。源文件編輯區(qū)提供了源代碼的編輯功能，支持硬件描述語言(HDL)和原理圖輸入。過程管理區(qū)該窗口顯示的內(nèi)容取決于工程管理區(qū)中選定的內(nèi)容，包括設(shè)計(jì)的綜合、仿真、實(shí)現(xiàn)和生成配置文件等。對文件進(jìn)行了相應(yīng)的處理后, /. 7-7刖面的突變就會顯示處理的狀態(tài)。信息顯示區(qū)顯示開發(fā)環(huán)境中的處理信息，如編譯信息、警告信息和錯誤狀態(tài)等。6.

30、2控制器整體功能驗(yàn)證6.4系統(tǒng)閉環(huán)實(shí)驗(yàn)波形本文采用220V交流輸入，24V恒壓輸出，頻率為12KHZ功率為300W的開 關(guān)電源作為實(shí)驗(yàn)平臺，以設(shè)計(jì)的控制系統(tǒng)進(jìn)行PI閉環(huán)調(diào)節(jié)控制，實(shí)驗(yàn)波形如下圖：當(dāng)系統(tǒng)接入5W負(fù)載時(shí)（負(fù)載電阻100歐姆），6.5ms后系統(tǒng)穩(wěn)定恒壓輸出， 如圖（12a）；突增負(fù)載為30W負(fù)載阻值為20歐姆）時(shí)，系統(tǒng)400ns穩(wěn)定，恒壓輸出，如圖（12b）; 電負(fù)載突降為5W （阻值迅速變?yōu)?00歐姆）時(shí)，系統(tǒng)300ns穩(wěn)定，恒壓輸出， 如圖（12C）當(dāng)負(fù)載緩慢變化時(shí)，電壓恒定不變。實(shí)驗(yàn)可以看出，負(fù)載突增或突降，該閉環(huán)系統(tǒng)均會很快恢復(fù)恒壓輸出， 具有 很好的動態(tài)性和穩(wěn)定性。由于FP

31、GA芯片具有較高的頻率，同時(shí)寄存器的位數(shù)多（最大可以為128位）， 因此相對于其他的數(shù)字控制方式，系統(tǒng)的精度有所提高。本文分別采用DSPTMS320F2812和FPG/EPIC12Q240C兩款芯片產(chǎn)生相同頻率 100K和400K的PWM 波進(jìn)行比較。DSPT MS320F2812芯片產(chǎn)生的PW啲精度分別為9位和7位，而 FPGA EPIC12Q24OCS片分別為12位和10位，精度提高了三位同時(shí)系統(tǒng)由硬 件實(shí)現(xiàn)，提高了系統(tǒng)的運(yùn)行速度?？偨Y(jié)信息技術(shù)的進(jìn)步，推動了高性能開關(guān)電源的發(fā)展 由于大量非線性負(fù)載的存 在，使得用戶對電源的性能和結(jié)構(gòu)有了越來越高的標(biāo)準(zhǔn)和要求，輸出電壓畸變率小!動態(tài)響應(yīng)速度快

32、以及工作可靠性高都是對開關(guān)電源的基本要求傳統(tǒng)的模擬控制技術(shù)實(shí)現(xiàn)起來越來越困難，用數(shù)字控制技術(shù)取代模擬控制技術(shù)已經(jīng)成為了一 個(gè)必然的發(fā)展趨勢。本文從實(shí)際出發(fā)，對開關(guān)電源的數(shù)字化控制技術(shù)進(jìn)行了系統(tǒng) 研究。以下是本文研究工作的概括總結(jié)：簡要介紹了數(shù)字系統(tǒng)的基礎(chǔ)理論，分析了數(shù)字系統(tǒng)的構(gòu)成模型。概要介 紹了數(shù)字控制系統(tǒng)的設(shè)計(jì)方法，完成了器件的選擇和相關(guān)開發(fā)環(huán)境和工具的選取。 簡述了高精度數(shù)字PWM幾種設(shè)計(jì)方式，重點(diǎn)分析了目前研究熱點(diǎn)：刀 - DPWM 的設(shè)計(jì)原理,高精度DPW信號的生成原理。簡要分析介紹了主拓?fù)浣Y(jié)構(gòu)及其控制方式，結(jié)合實(shí)際課題的需要，提出 了表面處理特種電源的全數(shù)字化控制方案，并完成了控制器軟硬件的設(shè)計(jì)實(shí)現(xiàn)。實(shí)現(xiàn)了系統(tǒng)的閉環(huán)控制。本文采用 220V交流輸入，24V恒壓輸出，頻率為12KHZ功率為300w的開關(guān)電源作為實(shí)驗(yàn)平臺，以設(shè)計(jì)的控制系統(tǒng)進(jìn)行PI閉環(huán)調(diào)節(jié)控制