RS觸發(fā)器的設(shè)計(jì)

1、課程設(shè)計(jì)報(bào)告課程名稱 數(shù)字邏輯課程設(shè)計(jì)課題RS 觸發(fā)器的設(shè)計(jì)專業(yè)計(jì)算機(jī)科學(xué)與技術(shù)班級(jí)0902學(xué)號(hào)21姓 名 田鵬指導(dǎo)教師 劉洞波 鄧作杰 陳多2011年 01 月 09 日課程設(shè)計(jì)任務(wù)書課程名稱 數(shù)字邏輯課程設(shè)計(jì) 課 題 RS 觸發(fā)器的設(shè)計(jì)專業(yè)班級(jí)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)生姓名 田鵬學(xué) 號(hào) 2指導(dǎo)老師審批劉洞波 鄧作杰 陳多劉洞波任務(wù)書下達(dá)日期： 2011 年 01 月 09 日任 務(wù) 完 成 日 期 ： 2011 年 01 月 21 日設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求1設(shè)計(jì)內(nèi)容：本課程是一門專業(yè)實(shí)踐課程，學(xué)生必修的課程。其目的和作用是使學(xué)生能將已學(xué)過的數(shù)字電子 系統(tǒng)設(shè)計(jì)、VHDL 程序設(shè)計(jì)等知識(shí)綜合運(yùn)用于電子系

2、統(tǒng)的設(shè)計(jì)中， 掌握運(yùn)用 VHDL 或者 Verilog HDL 設(shè)計(jì)電子系統(tǒng)的流程和方法，采用 Quartus II 等工具獨(dú)立應(yīng)該完成 1個(gè)設(shè)計(jì)題目的設(shè)計(jì)、仿真與測(cè) 試。 加強(qiáng)和培養(yǎng)學(xué)生對(duì)電子系統(tǒng)的設(shè)計(jì)能力 ,培養(yǎng)學(xué)生理論聯(lián)系實(shí)際的設(shè)計(jì)思想， 訓(xùn)練學(xué)生綜合運(yùn)用 數(shù)字邏輯課程的理論知識(shí)的能力，訓(xùn)練學(xué)生應(yīng)用 Quartus II 進(jìn)行實(shí)際數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證工作的能 力，同時(shí)訓(xùn)練學(xué)生進(jìn)行芯片編程和硬件試驗(yàn)的能力。題目一 4線-16 線譯碼器電路設(shè)計(jì)；題目二 16選 1 選擇器電路設(shè)計(jì)；題目三 4 位輸入數(shù)據(jù)的一般數(shù)值比較器電路設(shè)計(jì)題目四 10線-4 線優(yōu)先編碼器的設(shè)計(jì)題目五 8 位全加器的設(shè)計(jì)題目

3、六 RS 觸發(fā)器的設(shè)計(jì)；題目七 JK 觸發(fā)器的設(shè)計(jì)；題目八 D 觸發(fā)器的設(shè)計(jì)；題目九 十進(jìn)制同步計(jì)數(shù)器的設(shè)計(jì)；題目十 T 觸發(fā)器的設(shè)計(jì)；每位同學(xué)根據(jù)自己學(xué)號(hào)除以 10 所得的余數(shù)加一，選擇相應(yīng)題號(hào)的課題。參考書目2VHDL電路設(shè)計(jì)技術(shù)王道憲賀名臣劉偉國(guó)防工業(yè)出版社7-118-03352-92004TN702/623VHDL實(shí)用技術(shù)潘松 ,王國(guó)棟7-810657-81065-290-72000TP312VH/14VHDL 解語言 100 例詳北京理工大學(xué) ASIC 研究所7-9006257-900625-02-X1999TP312VH/35VHDL編程與仿真王毅平等人民郵電出版 社7-115-0

4、8641-9200073.9621/W38V6VHDL程序設(shè)計(jì)教程邢建平 曾繁泰清華大學(xué)出版社7-302-11652-02005TP312VH/27/3EDA 技術(shù)與 VHDL 程 雷伏容 ,李俊 ,尹 清華大學(xué)出版 序開發(fā)基礎(chǔ)教程 霞 社978-7-302-22416-7 2010 TP312VH/367 VHDL 電路設(shè)計(jì) 雷伏容清華大學(xué)出版7-302-14226-2 社2006 TN702/1852設(shè)計(jì)要求 ：課程設(shè)計(jì)報(bào)告規(guī)范課程設(shè)計(jì)報(bào)告應(yīng)包含如下幾個(gè)部分1）功能描述說明設(shè)計(jì)器件的功能，包括真值表（功能表） ，函數(shù)表達(dá)式，邏輯電路圖2）詳細(xì)設(shè)計(jì)按照 VHDL 語言開發(fā)流程寫出整個(gè)開發(fā)過程

5、，可以根據(jù)如下步驟適當(dāng)導(dǎo)出程序，程序界面 截圖到課程設(shè)計(jì)報(bào)告對(duì)應(yīng)模塊。3）調(diào)試分析以及設(shè)計(jì)體會(huì)仿真或程序下載調(diào)試（附界面截圖） 。設(shè)計(jì)過程中遇到的問題以及解決問題的方法。課程設(shè)計(jì)過程經(jīng)驗(yàn)教訓(xùn)、心得體會(huì)。4）書寫格式見附帶說明。5）附錄a.參考書目b.源程序清單（帶注釋）考核方式指導(dǎo)老師負(fù)責(zé)驗(yàn)收程序的運(yùn)行結(jié)果，并結(jié)合學(xué)生的工作態(tài)度、實(shí)際動(dòng)手能力、創(chuàng)新精神和設(shè)計(jì) 報(bào)告等進(jìn)行綜合考評(píng)，并按優(yōu)秀、良好、中等、及格和不及格五個(gè)等級(jí)給出每位同學(xué)的課程設(shè)計(jì)成 績(jī)。具體考核標(biāo)準(zhǔn)包含以下幾個(gè)部分：1）平時(shí)出勤 （占 10%）2）系統(tǒng)需求分析、功能設(shè)計(jì)、數(shù)據(jù)結(jié)構(gòu)設(shè)計(jì)及程序總體結(jié)構(gòu)合理與否（占10%）3）程序能否完

6、整、準(zhǔn)確地運(yùn)行，個(gè)人能否獨(dú)立、熟練地調(diào)試程序（占40%）64）設(shè)計(jì)報(bào)告（占 30%）5）注意：不得抄襲他人的報(bào)告（或給他人抄襲） ，一旦發(fā)現(xiàn)，成績(jī)?yōu)榱惴帧?）獨(dú)立完成情況（占 10%）。課程設(shè)計(jì)驗(yàn)收要求1）運(yùn)行所設(shè)計(jì)的系統(tǒng)。2）回答有關(guān)問題。3）提交課程設(shè)計(jì)報(bào)告紙質(zhì)稿。4）提交源程序、設(shè)計(jì)報(bào)告文檔電子稿。5）依內(nèi)容的創(chuàng)新程度，完善程序情況及對(duì)程序講解情況打分。進(jìn)度安排上機(jī)時(shí)間：十九周周二 8:00-12:00十九周周三 8:00-12:00二十周周一 14:00-18:00附帶說明： 課程設(shè)計(jì)報(bào)告裝訂順序：封面、任務(wù)書、目錄、正文、評(píng)分、附件（程序清單） 。正文的格式 :一級(jí)標(biāo)題用 3 號(hào)黑體

7、 ,二級(jí)標(biāo)題用四號(hào)宋體加粗 ,正文用小四號(hào)宋體 ;行距為 22。 正文的內(nèi)容 :一、課題的主要功能；二、詳細(xì)設(shè)計(jì)；三、程序調(diào)試；四、總結(jié)；五、附件（所有程序的原 代碼，要求對(duì)程序?qū)懗霰匾淖⑨專?。正文總字?jǐn)?shù)要求在 5000 字以上（不含程序原代碼） 。目錄1)功能描述 72)詳細(xì)設(shè)計(jì) 83)調(diào)試分析以及設(shè)計(jì)體會(huì) 144)書寫格式 195)附錄 19功能描述1RS觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài) ,Qn為觸發(fā)器的原狀態(tài) ,Qn+1為觸發(fā)器的次態(tài) ,R為置 0端,S 為置 1 端.2基本 RS觸發(fā)器具有置位、復(fù)位和保持（記憶）的功能；3基本 RS觸發(fā)器的觸發(fā)信號(hào)是低電平有效，屬于電平觸發(fā)方式；4基本 RS觸

8、發(fā)器存在約束條件（R+S=1），由于兩個(gè)與非門的延遲時(shí)間無法確定； 當(dāng) R=S=0 時(shí)，將導(dǎo)致下一狀態(tài)的不確定。5當(dāng)輸入信號(hào)發(fā)生變化時(shí)，輸出即刻就會(huì)發(fā)生相應(yīng)的變化，即抗干擾性能較差。 同步 RS 觸發(fā)器（時(shí)鐘脈沖控制的 RS 觸發(fā)器）1）、真值表2）、函數(shù)表達(dá)式3）、邏輯電路圖它由兩個(gè)與非門的輸入輸出交叉連接而成 , 如下圖:、詳細(xì)設(shè)計(jì)1、打開 Quartus 軟件，建立一個(gè)新的工程：）單擊菜單 Project Wizard.2） 輸入工程的路徑、工程名以及頂層實(shí)體名。）單擊 Next 按鈕，本實(shí)驗(yàn)沒有包含已有文件，單擊 Next按鈕。）設(shè)置我們的器件信息。）單擊 Next2、建立 VHDL文

9、件：）單擊菜單項(xiàng)，選擇彈出窗口中的 VHDL File 項(xiàng)，單擊 OK按鈕以建立打 開空的 VHDL文件。）在編輯窗口輸入 VHDL源文件并保存實(shí)體名，文件名必須和保存的頂層 實(shí)體名必須一致。）編譯工程單擊 Processing/Start Compliation開始編譯，編譯過程可能出現(xiàn)若干錯(cuò)誤信息，參考提示原因改正程序直到完全正確能夠進(jìn)行編譯為止。3、建立矢量波形文件）單擊命令，在彈出的窗口中找到 other file 中的 Vactoe Waveform File 項(xiàng)打開矢量波形窗口。）雙擊窗口左邊的空白區(qū)域，單擊 Edit/End Time 設(shè)置時(shí)鐘頻率，單擊 Edit/Insert

10、Node and Bus 對(duì)話框。10）單擊 Node Finder 按鈕，打開以下對(duì)話框，選擇 Filter 下列表中的 Pins:all ，并點(diǎn)擊 List 按照以下列出的所有端口，通過 按鈕把這些端 口 加入到右面的窗口中，單擊 OK完成端口的添加4）回到波形編輯窗口，對(duì)所有輸入端口設(shè)置輸入波形，具體可以通過左邊 的工具欄， 或通過對(duì)信號(hào)的單擊鼠標(biāo)喲見的彈出式菜單中完成操作，最后保存次波 形文件。4、進(jìn)行功能仿真1 ）單擊 AssignmentsSettings., 在彈出對(duì)話框?qū)?Simiulation mode 設(shè)置 為 Functional, 即功能仿真。指定仿真波形文件后單擊 O

11、K完成設(shè)置。）單擊 ProcessingGenetate Functional Simulation Netlist 以獲得功 能仿真網(wǎng)絡(luò)表。）單擊 ProcessingStart Simulation進(jìn)入仿真頁面。5、進(jìn)入時(shí)序仿真 如果功能仿真無誤，可以進(jìn)入時(shí)序仿真，時(shí)序仿真是增加了相關(guān)延遲的仿真， 是最接近實(shí)際情況的仿真。1）單擊 AssignmentsSettings, 在彈出對(duì)話框中將 Simulation mode 設(shè)置為 Timeing 即時(shí)仿真。指定仿真波形文件后單擊 OK完成設(shè)置。2）單擊 ProcessingStart Simulation進(jìn)入到仿真界面。6、器件的下載指定器

12、件引腳：1）單擊 AssignmentsAssingnments Plns 為每一個(gè)引腳賦值。2）賦值后，重新編繹，形成編程文件。3）編程器件通過電纜與電腦相連，進(jìn)行下載到芯片。11按照 VHDL 語言開發(fā)流程寫出整個(gè)開發(fā)過程，可以根據(jù)如下步驟適當(dāng)導(dǎo)出程序，程序界面截圖到課程設(shè)計(jì)報(bào)告對(duì)應(yīng)模塊。1 新建工程，工程管理：122.源文件輸入 VHDL 程序或原理圖的設(shè)計(jì)， Alter 內(nèi)嵌模塊的調(diào)用（對(duì)CPLD 而言，只有 MAXII 還有內(nèi)嵌模塊可以調(diào)用）133.綜合，編譯 檢查語法錯(cuò)誤，連接錯(cuò)誤，生成綜合后網(wǎng)表：144.功能仿真 綜合后的功能仿真，簡(jiǎn)單的管腳分配， I/O 特性約束，簡(jiǎn)單的時(shí)序約

13、束。15三、調(diào)試分析以及設(shè)計(jì)體會(huì)1）仿真1. 準(zhǔn)備網(wǎng)表文件及測(cè)試向量文件162. 指定模擬終止時(shí)間：3. 引入欲觀察的結(jié)點(diǎn)：174. 在結(jié)點(diǎn)查找器中尋找結(jié)點(diǎn)：5. 編輯輸入激勵(lì)波形信號(hào)：186. 執(zhí)行模擬：192) 設(shè)計(jì)過程中遇到的問題以及解決問題的方法。在設(shè)計(jì)過程中，出現(xiàn)的問題有：1.對(duì) VHDL 編程語言不熟及 quartus II 軟件不熟，對(duì)編程下載到芯片感到陌生。 經(jīng)過老師的指教， 及同學(xué)的幫助，漸漸地能夠運(yùn)用起來了2.那個(gè)源程序出了出現(xiàn)了三個(gè)錯(cuò)誤及 15個(gè)警告，從頭來過后， 發(fā)現(xiàn)是頂層文件名與編程名不同，3) 課程設(shè)計(jì)過程經(jīng)驗(yàn)教訓(xùn)、心得體會(huì)。數(shù)電課程設(shè)計(jì)是培養(yǎng)學(xué)生綜合運(yùn)用所學(xué)知識(shí),

14、發(fā)現(xiàn),提出 ,分析和解決實(shí)際問題 ,鍛煉實(shí)踐能力的重要環(huán)節(jié) ,是對(duì)學(xué)生實(shí)際工作能力的具體訓(xùn)練和考察過程.回顧起此次課程設(shè)計(jì)，至今我仍感慨頗多，的確，在短短的一個(gè)星期的日子里，可以說得是苦多于甜，但是可以學(xué)到很多很多的的東西， 同時(shí)不僅可以鞏固了以前所學(xué)過的知識(shí)，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。通過這次 數(shù)電課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué) 的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能 力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做數(shù)電課程設(shè)計(jì)，難免會(huì)遇到20過各種各樣的問題，同

15、時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠 深刻，掌握得不夠牢固。這次數(shù)電課程設(shè)計(jì)終于順利完成了，在設(shè)計(jì)中遇到了很多問題，最后在老師的辛勤 指導(dǎo)下，終于游逆而解。同時(shí)，在劉老師的身上我學(xué)得到很多實(shí)用的知識(shí)?？傮w來說 , 這次實(shí)習(xí)我受益匪淺 . 在摸索該如何設(shè)計(jì)程序使之實(shí)現(xiàn)所需功能的過程中 , 特別有趣 , 培 養(yǎng)了我的設(shè)計(jì)思維 ,增加了實(shí)際操作能力 . 在讓我體會(huì)到了設(shè)計(jì)的艱辛的同時(shí) , 更讓我體 會(huì)到成功的喜悅和快樂 . 這次數(shù)電課程設(shè)計(jì) , 雖然短暫但是讓我得到多方面的提高：提 高了我們的邏輯思維能力，使我們?cè)谶壿嬰娐返姆治雠c設(shè)計(jì)上有了很大的進(jìn)步。加深了 我們對(duì)組合

16、邏輯電路與時(shí)序邏輯電路的認(rèn)識(shí)，進(jìn)一步增進(jìn)了對(duì)一些常見邏輯器件的了 解。另外，我們還更加充分的認(rèn)識(shí)到，數(shù)字電路這門課程在科學(xué)發(fā)展中的至關(guān)重要性； 查閱參考書的獨(dú)立思考的能力以及培養(yǎng)非常重要，我們?cè)谠O(shè)計(jì)電路時(shí)，遇到很多不理解 的東西，有的我們通過查閱參考書弄明白，有的通過網(wǎng)絡(luò)查到；相互討論共同研究也是 很重要的。四、書寫格式正文的格式 :一級(jí)標(biāo)題用 3 號(hào)黑體 ,二級(jí)標(biāo)題用四號(hào)宋體加粗 ,正文用小四號(hào)宋體 ;行距為 22。五、附件7-9006257-900625-02-X1999TP312VH/3王道憲賀名臣國(guó)防工業(yè)出版2VHDL 電路設(shè)計(jì)技術(shù)劉偉7-118-03352-9社EDA 技術(shù)與 VHD

17、L 程序開發(fā)基礎(chǔ)教程雷伏容 , 李俊 ,尹 清華大學(xué)出版霞 社 978-7-302-22416-7 2010 TP312VH/363 VHDL 實(shí)用技術(shù)潘松 , 王國(guó)棟7-81065 7-81065-290-7VHDL 語言 100 例 詳解北京理工大學(xué) ASIC 研究所2004 TN702/622000 TP312VH/1人民郵電出版參考書目VHDL 程序設(shè)計(jì)教程邢建平 曾繁清華大學(xué)出版6泰7-302-11652-020052005TP312VH/27/3TP312VH/27/3社5 VHDL 編程與仿真 王毅平等7-115-08641-9 社2000 73.9621/W38V7 VHDL

18、電路設(shè)計(jì) 雷伏容清華大學(xué)出版7-302-14226-2 社2006 TN702/18521源程序清單 :LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RS_clk ISPORT( S,R,res :IN std_logic; Q,NOT_Q:out std_logic);END RS_clk;ARCHITECTURE behav OF RS_clk IS signal sel1,sel2: std_logic;BEGIN process(res,sel1,sel2) beginif res=0