模擬IC模塊設(shè)計課件

1、模擬IC及其模塊設(shè)計浙大微電子學(xué)院微納電子研究所 韓雁 2017 年5月第三講內(nèi)容IC制造工藝及模擬IC工藝流程模擬IC設(shè)計需要具備的條件模擬IC設(shè)計受非理想因素的影響帶隙基準(zhǔn)源的設(shè)計運算放大器的設(shè)計電壓比較器的設(shè)計壓控振蕩器的設(shè)計過溫保護(hù)電路的設(shè)計欠壓保護(hù)電路的設(shè)計2022/7/28浙大微電子2/34內(nèi)容IC制造工藝及模擬IC工藝流程模擬IC設(shè)計需要具備的條件模擬IC設(shè)計受非理想因素的影響帶隙基準(zhǔn)源的設(shè)計運算放大器的設(shè)計電壓比較器的設(shè)計壓控振蕩器的設(shè)計過溫保護(hù)電路的設(shè)計欠壓保護(hù)電路的設(shè)計2022/7/28浙大微電子3/341、IC制造工藝及模擬IC工藝流程IC制造工藝數(shù)字IC電路（ CMOS

2、工藝）模擬IC電路（Bipolar工藝、CMOS工藝）數(shù)?；旌闲盘朓C電路（ CMOS、BiCMOS工藝）功率IC電路（ BCD工藝，SOI工藝）ASIC制造常用工藝（um）標(biāo)準(zhǔn)CMOS工藝 (0.5, 0.35, 0.18, 0.13, 65nm)2022/7/28浙大微電子4/34Bipolar / CMOS / DMOS / SOI 工藝 CMOS DMOS SOIBipolar2022/7/28浙大微電子5/341、IC制造的基本工藝流程1、P阱 (或N阱)2、有源區(qū) (制作MOS晶體管的區(qū)域)3、N-場注入 ( 調(diào)整P型MOS管場區(qū)的雜質(zhì)濃度,減小寄生效應(yīng) )4、P-場注入 ( 調(diào)整

3、N型MOS管場區(qū)的雜質(zhì)濃度,減小寄生效應(yīng) )5、多晶硅柵 ( MOS管的柵極或稱門極 )6、N+注入 ( 形成N型MOS管的源漏區(qū) )7、P+注入 ( 形成P型MOS管的源漏區(qū) )8、引線孔 ( 金屬鋁與硅片的接觸孔 )9、一鋁 ( 第一層金屬連線 )10、通孔 ( 兩層金屬鋁線之間的接觸孔 )11、二鋁 ( 第二層金屬連線 )12、壓焊塊 ( 輸入、輸出引線壓焊盤 )2022/7/28浙大微電子6/342、模擬IC設(shè)計需要具備的條件 電路設(shè)計軟件及模型電路圖繪制軟件 （Schematic Capture）電路仿真驗證 軟件（SPICE）器件工藝模型（SPICE MODEL）*2022/7/2

4、8浙大微電子7/34某IC制造公司提供的SPICE Model （NMOS ）*NMOS ( NML7 ).MODEL &1 NMOS LEVEL=1 VTO=0.7 KP=1.8E-5 TOX=7E-8 LD=1.0E-6 XJ=1.0E-6 UO=320 & GAMMA=0.83 PMI=0.695 RD=27 RS=27 & CBD=7.8E-14 CBS=7.8E-14 PB=0.74 CGSO=5.9E-10 CGDO=5.9E-10 & CGBO=9.9E-9 MJ=0.33 LAMBDA=0.016 TPG=-1 IS=1.0E-15*END2022/7/28浙大微電子8/34某

5、IC制造公司提供的SPICE Model （NMOS ）*NMOS ( NML7 ).MODEL &1 NMOS LEVEL=1 VTO=0.7 KP=1.8E-5 TOX=7E-8 LD=1.0E-6 XJ=1.0E-6 UO=320 & GAMMA=0.83 PMI=0.695 RD=27 RS=27 & CBD=7.8E-14 CBS=7.8E-14 PB=0.74 CGSO=5.9E-10 CGDO=5.9E-10 & CGBO=9.9E-9 MJ=0.33 LAMBDA=0.016 TPG=-1 IS=1.0E-15*END2022/7/28浙大微電子9/34模擬IC設(shè)計需要具備的條

6、件（續(xù)） 版圖設(shè)計軟件及驗證文件版圖繪制軟件(Virtuso)設(shè)計規(guī)則檢查軟件(DRC)版圖-電路圖一致性檢查(LVS)寄生參數(shù)提取軟件(Extracter)后三項軟件需要的規(guī)則文件*GND2022/7/28浙大微電子10/34所需DRC規(guī)則文件(Design Rule Check)ivIf(switch(drc?) then ；條件轉(zhuǎn)移語句，選擇是否運行drcdrc(nwell width 4.8 1.a: Min nwell width =4.8) ；檢查N阱寬度是否小于4.8umdrc(nwell sep 1.8 1.b: Min nwell to nwell spacing =1.8)

7、 ；檢查N阱之間的最小間距是否小于1.8umdrc(nwell ndiff enc 0.6 1.c:nwell enclosure ndiff =0.6 )；檢查N阱過覆蓋N擴散區(qū)是否大于0.6umdrc(nwell pdiff enc w!=nil & schPlist-w!=nil then if( layPlist-w !=schPlist-w then sprintf (errorW,Gate width mismatch: %gu layout to %gu schematic, float( layPlist-w ), float( schPlist-w ) ) return( e

8、rrorW ) ) ) if(layPlist-l !=nil & schPlist-l !=nil then if( layPlist-l != schPlist-l then sprintf( errorL, Gate length mismatch: %gu layout to %gu schematic, float( layPlist-l ),float(schPlist-l) ) return( errorL ) ) ) return( nil ) ) ) 2022/7/28浙大微電子12/34所需 Extract（寄生）器件、參數(shù)提取文件drcExtractRules(ivIf(

9、 switch( extract? ) then；定義識別層: ngate=geomAnd(ndiff poly) pgate=geomAnd(pdiff poly)；提取器件:extractDevice( pgate poly(G) psd(S D) pmos ivpcell )extractDevice( ngate poly(G) nsd(S D) nmos ivpcell)2022/7/28浙大微電子13/343、模擬IC設(shè)計受非理想因素的影響（1） PVT 的影響P (制造工藝)tt ff ss sf fs 五個工藝角V (工作電壓)偏差士10%T (環(huán)境溫度)民品（0 - 75C）

10、工業(yè)用品（-40 - 85C）軍品（-55 - 125C） 以上所有的情況都要進(jìn)行仿真！N+ N+ P2022/7/28浙大微電子fss NMOS fPMOStt fffs ss sfVt1Vt214/34模擬IC設(shè)計受非理想因素的影響（2）寄生電感電容電阻的影響連線寄生電阻互感結(jié)電容、連線電容（線間、對地）2022/7/28浙大微電子15/34高性能模擬IC設(shè)計需要的步驟 后仿真（所有的PVT都要仿）版圖設(shè)計完成 及 寄生參數(shù)提取后的電路仿真對電路的頻率特性有影響對需要精細(xì)偏置的電路有影響GND2022/7/28浙大微電子16/34內(nèi)容模擬IC制造的工藝流程模擬IC設(shè)計需要具備的條件模擬IC

11、設(shè)計受非理想因素的影響帶隙基準(zhǔn)源的設(shè)計運算放大器的設(shè)計電壓比較器的設(shè)計壓控振蕩器的設(shè)計過溫保護(hù)電路的設(shè)計欠壓保護(hù)電路的設(shè)計2022/7/28浙大微電子17/344、帶隙基準(zhǔn)源的設(shè)計 推導(dǎo)公式如下： 令：I1 = I2 = I32022/7/28浙大微電子18/34帶隙基準(zhǔn)源溫度特性 2022/7/28浙大微電子19/34帶隙基準(zhǔn)源輸出與電源電壓關(guān)系 2022/7/28浙大微電子20/34帶隙基準(zhǔn)源電源抑制比 2022/7/28浙大微電子21/345、運算放大器的設(shè)計(差模輸入輸出)2022/7/28浙大微電子22/34帶有共模反饋的運算放大器兩級放大，共源共柵輸入 ，共模反饋，Miller電容

12、零極點補償2022/7/28浙大微電子23/34運放的直流增益、單位增益帶寬與相位裕度2022/7/28浙大微電子24/346、電壓比較器的設(shè)計要求有較高的靈敏度。通常把比較器能有效比較的最低電平值定義為靈敏度。要求有較高的響應(yīng)速度。比較信號到位到比較結(jié)果輸出的時間定義為響應(yīng)時間，它和轉(zhuǎn)換速率及增益帶寬有關(guān)。要求有良好的參數(shù)一致性。受工藝漲落影響要?。恳慌蔚碾x散性要?。?022/7/28浙大微電子25/34比較器的性能參數(shù)靈敏度輸入失調(diào)電壓輸入共模范圍輸入偏置電流輸出驅(qū)動電流輸出電壓工作電壓靜態(tài)電流（功耗）輸出上升時間，輸出下降時間，輸出延遲時間芯片面積指標(biāo)實例：100nS delay w

13、ith 5mV overdrive=5.7V時，Va大于基準(zhǔn)電壓，使比較器C2 輸出低電平。Vb也大于基準(zhǔn)電壓，使比較器C1 輸出高電平。經(jīng)RS觸發(fā)器等邏輯電路后輸出高電平。電路進(jìn)入正常工作狀態(tài)。當(dāng)Vc低于設(shè)定下限4.7V時，Vb小于基準(zhǔn)電壓。Va也小于基準(zhǔn)電壓，那么C2輸出為高電平，C1輸出為低電平。這時，RS觸發(fā)器等邏輯電路輸出低電平，關(guān)斷內(nèi)部供電電路以及輸出電路，起到欠壓保護(hù)作用。 2022/7/28浙大微電子電路一旦進(jìn)入正常工作狀態(tài)，將應(yīng)該允許工作電壓有一個適當(dāng)?shù)牟▌臃秶?.7-5.7V.32/34Vr求各電阻及Vr的設(shè)計值列方程： 5.7 R3 / (R1+R2+R3) Vr （1）

14、 4.7（R2+R3）/ (R1+R2+R3) Vr （2）即4.7（R2+R3）/ (R1+R2+R3) Vr 5.7 R3 / (R1+R2+R3) （3）亦即 4.7（R2+R3） 5.7 R3得 4.7R2 4.7R2） （4）若令： R2 = R1= 1K, R3 = 5K, 則（3）式變?yōu)椋海?.7 * 6）/ 7 Vr （5.7 * 5）/ 7即 4.03 Vr 4.07（V），取Vr = 4.05V 2022/7/28浙大微電子33/34產(chǎn)品設(shè)計時的實際考慮考慮到Vr的精度控制難度及會帶來的穩(wěn)定性問題，設(shè)計應(yīng)留有充分的裕量。嘗試著將R3取大。Vr不可能取Vc及以上；考慮到Vc可以工作在4.7V+，所以Vr應(yīng)在4.7 V以下。令R1=R2=1K, R3=10K, 則（3）式變?yōu)椋?.7 * 11）/ 12 Vr （5.7 * 10）/ 12即：4.3 Vr 4.75（V）， 取Vr = 4.5V 2022/7/28浙大微電子34/34作業(yè)布置FSK功能模塊設(shè)計實現(xiàn)：輸入一個564KHz的方波作為鍵控信號，當(dāng)鍵控信號為1時，模塊產(chǎn)生并輸出4.5MHz左右的信號(*8)當(dāng)鍵控信號為0時，模塊產(chǎn)生并輸出3.9MHz左右的信號(*7)用模擬電