基于-EDA數(shù)字頻率計設(shè)計

1、-PAGE . z專業(yè)班級： 學(xué)生： 指導(dǎo)教師簽名：一、課程設(shè)計論文題目數(shù)字頻率計的設(shè)計二、本次課程設(shè)計論文應(yīng)到達的目的通過課程設(shè)計使學(xué)生能熟練掌握一種EDA軟件MA*PLUS2的使用方法，能熟練進展設(shè)計輸入、編譯、管腳分配、下載等過程。通過課程設(shè)計使學(xué)生能利用EDA軟件MA*PLUS2進展至少一個電子技術(shù)綜合問題的設(shè)計容可由教師指定或自由選擇，設(shè)計輸入可采用圖形輸入法或VHDL硬件描述語言輸入法。通過課程設(shè)計使學(xué)生初步具有分析、尋找和排除電子電路中常見故障的能力，培養(yǎng)學(xué)生的自我能力和獨立分析、解決問題的能力。包括：查閱參考資料、工具書，掌握數(shù)字系統(tǒng)仿真調(diào)試的一般規(guī)律。通過課程設(shè)計使學(xué)生能獨立

2、寫出嚴謹?shù)?、有理論根?jù)的、實事的、文理通順的字跡端正的課程設(shè)計報告。三、本次課程設(shè)計論文任務(wù)的主要容和要求包括原始數(shù)據(jù)、技術(shù)參數(shù)、設(shè)計要求等設(shè)計一個能測量方波信號的頻率的頻率計。測量的頻率圍是0999999Hz。結(jié)果用十進制數(shù)顯示。四、應(yīng)收集的資料及主要參考文獻：1、曙光等編著 可編程邏輯器件原理、開發(fā)與應(yīng)用 ：電子科技大學(xué)，20002、IC設(shè)計根底. 任艷穎，王彬編著. ：電子科技大學(xué).20033、FPGA設(shè)計及應(yīng)用.褚振勇，翁木云編著. ：電子科技大學(xué)，20024、數(shù)字系統(tǒng)設(shè)計和HDL相關(guān)書籍和資料五、審核批準意見教研室主任簽字目錄一：課程設(shè)計名稱：數(shù)字頻率計的設(shè)計3二 ：設(shè)計思想及系統(tǒng)框

3、圖.3三 實現(xiàn)方法.4四 具體模塊和實現(xiàn).41 計數(shù)電路42 控制電路63 鎖存模塊94 099999計數(shù)器實現(xiàn)10五：系統(tǒng)工作時序圖11六：誤差分析及總結(jié)11參考文獻12基于VHDL的數(shù)字頻率計設(shè)計一：課程設(shè)計名稱：數(shù)字頻率計的設(shè)計要求：設(shè)計一個能測量方波信號的頻率的頻率計，其技術(shù)要求如下：(1)測量頻率圍：0Hz999999Hz。(2)結(jié)果用十進制數(shù)顯示。二 ：設(shè)計思想及系統(tǒng)框圖所謂頻率，就是周期性信號在單位時間1s)變化的次數(shù)。假設(shè)在一定時間間隔 T測得這個周期信號的重復(fù)變化次數(shù)為N，則其頻率可表示為 f=N/T當被測信號的頻率較低時，采用測頻方法由量化誤差引起的測頻誤差太大，為此應(yīng)先測

4、周期T*，然后計算f*=1/T* 。 用標準時鐘給定閘門信號，在時間1s計算脈沖個數(shù)，得到的就是該未知信號的頻率。由于信號較低時，1s的個數(shù)較少，計算誤差太大，所以計時改為10s，計數(shù)值除以十，便是頻率。所以要能實現(xiàn)閘門的改變，實現(xiàn)自動切換。系統(tǒng)框圖：測量頻率系統(tǒng)框圖如下圖,系統(tǒng)由控制器和處理器組成，控制器接收外部標準時鐘和系統(tǒng)復(fù)位信號。處理器由計數(shù)器和鎖存器和顯示器組成COUNT_CLR信號用于在每次測量開場時，對計數(shù)模塊復(fù)位，以去除上次測量的結(jié)果。該復(fù)位信號高電平有效，持續(xù)半個時鐘周期的時間。 COUNT_EN信號為計數(shù)允許信號，高電平有效。在信號的上升沿開場，對輸入信號的頻率進展測量。計

5、數(shù)器開場對被測信號的脈沖數(shù)進展計數(shù)，即為信號的頻率。鎖存器的功能是使顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍三 實現(xiàn)方法用ma*plus2編程實現(xiàn)底層模塊，組裝成高層模塊，燒入指定芯片中，在指定數(shù)字電路板上測試功能。詳細資料查看實驗室資料和相關(guān)說明。四 具體模塊和實現(xiàn)最底層模塊和程序：1 計數(shù)電路十進制計數(shù)電路，滿十輸出一個正脈沖，提供高位計數(shù)器的計數(shù)脈沖，6個組合可以實現(xiàn)0999999的計數(shù)，為根本計數(shù)單元。其程序源代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entityt1

6、02 isport( clk : in std_logic; -時鐘信號 clr : in std_logic; -清零信號 ena : in std_logic; -時鐘使能信號 cq : buffer std_logic_vector(3 downto 0); cout : out std_logic -進位信號 );endt102;architecture one oft102 isbegin process(clk,clr,ena) begin if clr=1 then cq=0000; elsif clkevent and clk=1 then if ena=1 then if c

7、q=1001 then cq=0000; else cq=cq+1; end if; end if; end if; end process; process(cq) begin if cq=1001 then cout=0; else cout=1; end if; end process;end;生成模塊T102：說明：ENA：為閘門信號，高電平有效，在有效時，允許計數(shù)，否則計數(shù)器停頓計數(shù)并保持計數(shù)值不變。CLR：清零信號，下降沿有效，有效時計數(shù)器計數(shù)存放器清零。CLK：計數(shù)輸入脈沖，計數(shù)的根本單位。Q3.0：計數(shù)值存放器，輸出計數(shù)值。 COUT：進位脈沖。時序圖2 控制電路控制閘門時間長

8、度，實現(xiàn)時間長度自動切換，為控制電路核心模塊。程序源代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ct isport( clk : in std_logic; clr:out std_logic; ena : out std_logic; lock : out std_logic);end ct;architecture ct_ac of ct issignal * : std_logic;begin process(clk)variablet : integerrange

9、999 downto 0; begin if clkevent and clk=1 then ift999 thent:=t+1;elset:=0;*=not *;end if;if clk=0 and *=0then clr=1; else clr=0; end if;end if;end process;ena=*;lock=not *;end ct_ac;生成模塊CT說明：ENA：為閘門信號，高電平有效，在有效時，允許計數(shù)，否則計數(shù)器停頓計數(shù)并保持計數(shù)值不變。CLR：清零信號，下降沿有效，有效時計數(shù)器計數(shù)存放器清零。CLK：標準時間脈沖，為脈寬信號，分頻得到確定高電平寬度的脈沖即DOOR

10、信號。為系統(tǒng)工作的基準時間。LOCK：鎖存控制信號，下降沿有效，有效時，將輸入計數(shù)值鎖存。時序圖：3 鎖存模塊實現(xiàn)鎖存計數(shù)值和比擬計數(shù)值是否有效在允許誤差圍，并輸出相應(yīng)結(jié)果信號，提供反應(yīng)信號。程序源代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg4 isport( clk : in std_logic; cq : in std_logic_vector(3 downto 0); led : out std_logic_vector(3 downto 0) );end re

11、g4;architecture one of reg4 isbegin process(clk,cq) begin if clk=1 then led=cq; end if; end process;end;生成模塊REG4說明：CQ3.0：計數(shù)輸入值，為鎖存對象。LED3.0：4位存放器，為鎖存輸出，數(shù)值無效是輸出全1。CLK：標準時間脈沖，為脈寬信號，分頻得到確定高電平寬度的脈沖即DOOR信號。為系統(tǒng)工作的基準時間。時序圖：以上為根本模塊，下面構(gòu)成高層模塊，實現(xiàn)他們之間連接。4 ：099999計數(shù)器實現(xiàn)：五：系統(tǒng)工作時序圖：說明：在clk輸入周期為1ms的情況下，輸入周期為0.01s的信號

12、，得到對應(yīng)的頻率為100hz ，即為數(shù)字頻率計測得的結(jié)果。 六：誤差分析及總結(jié)在實際使用在中測試時，跟源輸出頻率有一定的誤差在誤差允許圍。分析程序有以下幾個位置會導(dǎo)致誤差：1 閘門時間長度。在產(chǎn)生閘門信號寬度時，采用計數(shù)方式分頻，得到需要的脈寬。當需要0.1秒是器計數(shù)值應(yīng)為102.4，但計數(shù)值不能有小數(shù)，所以該為102，使計數(shù)時間變短，造成誤差。2 標準信號的脈沖寬度不標準由系統(tǒng)工作時序圖知，標準信號是系統(tǒng)工作的基準，其準確性直接影響閘門寬度。周期為1/1024=0.0009765625s，頻率源提供有誤差的頻率會造成誤差。3 數(shù)字信號本生的局限性信號頻率是連續(xù)的，但數(shù)字信號本生是離散的，用離散量去代替連續(xù)量會有誤差，但能夠做得足夠準確，以到達誤差要求。低頻時誤差較大。課程設(shè)計總結(jié)：這次實驗是典型的用軟件來設(shè)計硬件，底層模塊結(jié)合構(gòu)成頂層模塊，數(shù)字化系統(tǒng)，程序化實現(xiàn)，自動控制。雖然實現(xiàn)該功能不難，但其思想很重要，層次化設(shè)計流程，思路要清晰，目的要明確，方法要經(jīng)得住推敲，現(xiàn)在模擬系統(tǒng)在中測試通過再在實際硬件環(huán)境中測試。結(jié)合了現(xiàn)代設(shè)計工具，加快了開發(fā)過程，使我們