硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)VHDL：第0章 緒論

1、VHDL01VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)VHDL02本課程安排：學(xué)時(shí)數(shù)：36學(xué)時(shí)，課堂教學(xué)18學(xué)時(shí)，實(shí)驗(yàn)教學(xué)18學(xué)時(shí)。課堂教學(xué)內(nèi)容：第 1 章 數(shù)字系統(tǒng)硬件設(shè)計(jì)概述第 2 章 VHDL語(yǔ)言程序的基本結(jié)構(gòu)第 3 章 VHDL語(yǔ)言的數(shù)據(jù)類(lèi)型及運(yùn)算操作符第 4 章 VHDL語(yǔ)言構(gòu)造體的描述方式第 5 章 VHDL語(yǔ)言的主要描述語(yǔ)句第 7 章 基本邏輯電路設(shè)計(jì) 實(shí)驗(yàn)教學(xué)內(nèi)容：第 8 章 MAX+PLUS開(kāi)發(fā)系統(tǒng)第 9 章 應(yīng)用設(shè)計(jì)實(shí)例教學(xué)目的：了解可編程邏輯芯片，掌握一門(mén)設(shè)計(jì)語(yǔ)言，熟悉一種 設(shè)計(jì)工具。VHDL03教材及參考資料教材： 1、VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)侯伯亨 顧新 等

2、編著 西安電子科技大學(xué)出版社參考資料：1、CPLD技術(shù)及其應(yīng)用宋萬(wàn)杰 等編著 西安電子科技大學(xué)出版社2、VHDL實(shí)用教程潘松 王國(guó)棟 編著 成都 電子科技大學(xué)出版社3、FPGA設(shè)計(jì)及應(yīng)用褚振勇 翁木云 編著 西安電子科技大學(xué)出版社VHDL04考試 考試采用MAX+plus 軟件仿真實(shí)現(xiàn)電路設(shè)計(jì)的形式；平時(shí)成績(jī)包括出勤情況，上機(jī)實(shí)驗(yàn)表現(xiàn)。VHDL05相關(guān)網(wǎng)址：VHDL06第 0 章 緒論EDA技術(shù)概況EDA技術(shù)及其發(fā)展什么是EDA？Electronic Design Automation，即電子設(shè)計(jì)自動(dòng)化。EDA技術(shù)發(fā)展過(guò)程：VHDL07EDA技術(shù)的發(fā)展的三個(gè)階段：1）早期電子CAD階段 20世

3、紀(jì)70年代，屬EDA技術(shù)發(fā)展初期。利用計(jì)算機(jī)、二維圖形編輯與分析的CAD工具。完成布圖布線(xiàn)等高度重復(fù)性的繁雜工作。 典型設(shè)計(jì)軟如Tango布線(xiàn)軟件。VHDL08EDA技術(shù)的發(fā)展的三個(gè)階段：2）計(jì)算機(jī)輔助工程設(shè)計(jì)（CAE ）階段 20世紀(jì)80年代初，出現(xiàn)了低密度的可編程邏輯器件(PAL_Programmable)和（GAL_Generic Array Logic）,相應(yīng)的EDA開(kāi)發(fā)工具主要解決電路設(shè)計(jì)沒(méi)有完成之前的功能檢測(cè)問(wèn)題。 80年代后期,EDA工具已經(jīng)可以進(jìn)行初級(jí)的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。VHDL09EDA技術(shù)的發(fā)展的三個(gè)階段： 3）電子設(shè)計(jì)自動(dòng)化（EDA ）階段 20世紀(jì)90

4、年代，可編程器件迅速發(fā)展，出現(xiàn)了功能強(qiáng)大的EDA工具。具有較強(qiáng)抽象描述能力的硬件描述語(yǔ)言（VHDL、Verilog HDL）及高性能綜合工具的使用，使過(guò)去單功能電子產(chǎn)品開(kāi)發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開(kāi)發(fā)（即SOC_System On a Chip：?jiǎn)纹到y(tǒng)、或片上系統(tǒng)集成）VHDL010EDA技術(shù)的內(nèi)涵從廣義的角度包含了：半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化；可編程器件設(shè)計(jì)自動(dòng)化；電子系統(tǒng)設(shè)計(jì)自動(dòng)化；印刷電路板設(shè)計(jì)自動(dòng)化；仿真與測(cè)試、故障診斷自動(dòng)化；形式驗(yàn)證自動(dòng)化。統(tǒng)稱(chēng)為EDA工程VHDL011EDA技術(shù)的狹義定義： 以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式,以計(jì)算機(jī)、大規(guī)模可編程

5、器件的開(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、布局布線(xiàn)、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)多學(xué)科融合的新技術(shù)。VHDL012邏輯綜合 邏輯綜合提供了HDL和網(wǎng)表之間的連接。 綜合就是指使用綜合工具，根據(jù)芯片制造商提供的基本電路單元庫(kù)，將硬件描述語(yǔ)言描述的RTL級(jí)電路轉(zhuǎn)換為電路網(wǎng)表的過(guò)程。 這個(gè)過(guò)程一般分為兩步： 編譯：RTL描述的通用轉(zhuǎn)換，也就是說(shuō)與工藝不相關(guān)并且尚未優(yōu)化的電路 優(yōu)化：將通用的網(wǎng)絡(luò)使用面向?qū)ο蟮墓に囘M(jìn)行門(mén)級(jí)映射。結(jié)果必

6、須符合器件面積和速度的需要。VHDL013傳統(tǒng)設(shè)計(jì)方法和EDA方法的區(qū)別：傳統(tǒng)設(shè)計(jì)方法：自下而上(Bottom-up)的設(shè)計(jì)方法。系統(tǒng)測(cè)設(shè)與功能測(cè)試完整系統(tǒng)構(gòu)成電路板設(shè)計(jì)固定功能元件VHDL014傳統(tǒng)設(shè)計(jì)方法的缺點(diǎn)：1、設(shè)計(jì)依賴(lài)于手工和經(jīng)驗(yàn)。2、設(shè)計(jì)依賴(lài)于現(xiàn)有的通用元器件。3、設(shè)計(jì)后期的仿真和調(diào)試。4、自下而上設(shè)計(jì)思想的局限。5、設(shè)計(jì)實(shí)現(xiàn)周期長(zhǎng)，靈活性差，耗時(shí)耗力，效率低 下VHDL015EDA設(shè)計(jì)方法: 設(shè)計(jì)思想不同： 自上而下(Top-Down)的設(shè)計(jì)方法。 自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直

7、至整個(gè)系統(tǒng)中的各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。 自上而下設(shè)計(jì)中可逐層描述，逐層仿真，保證滿(mǎn)足系統(tǒng)指標(biāo)。VHDL016EDA設(shè)計(jì)方法: Top-Down系統(tǒng)規(guī)格設(shè)計(jì)功能級(jí)描述、仿真模塊劃分、仿真邏輯綜合、優(yōu)化、布局布線(xiàn)定時(shí)仿真、定時(shí)檢查輸出門(mén)級(jí)網(wǎng)表ASIC芯片投片、PLD器件編程、測(cè)試ASIC：Application Specific Lntegrated CircuitsVHDL017 與傳統(tǒng)的基于電路板設(shè)計(jì)方法不同，EDA技術(shù)是基于芯片的設(shè)計(jì)方法：可編程邏輯器件芯片設(shè)計(jì)電路板設(shè)計(jì) 電子系統(tǒng) VHDL018描述方式不同：傳統(tǒng)設(shè)計(jì)方法采用電路圖為主；EDA設(shè)計(jì)方法以硬件描述

8、語(yǔ)言（HDL_Hard escripation Lauguage）為主。設(shè)計(jì)手段不同：傳統(tǒng)設(shè)計(jì)方法以手工設(shè)計(jì)為主；EDA設(shè)計(jì)方法為自動(dòng)實(shí)現(xiàn)。其方案驗(yàn)證與設(shè)計(jì)、系統(tǒng)邏輯綜合、布局布線(xiàn)、性能仿真、器件編程均由EDA工具一體化完成。VHDL019傳統(tǒng)設(shè)計(jì)方法與EDA方法比較：傳統(tǒng)方法1、自下而上(Bottom-up)2、通用邏輯元器件3、系統(tǒng)硬件設(shè)計(jì)的后期 進(jìn)行仿真和調(diào)試4、主要設(shè)計(jì)文件是原理 圖5、手工實(shí)現(xiàn) EDA方法1、自上而下(Top-Down) 2、PLD可編程邏輯器件3、系統(tǒng)設(shè)計(jì)的早期可以 進(jìn)行仿真和修改4、多種設(shè)計(jì)文件，發(fā)展 趨勢(shì)是以HDL描述文 件為主5、自動(dòng)實(shí)現(xiàn) EDA技術(shù)降低了硬件

9、電路的設(shè)計(jì)難度，提高了設(shè)計(jì)效率，是電子系統(tǒng)設(shè)計(jì)方法質(zhì)的飛躍。VHDL020EDA技術(shù)的主要內(nèi)容1、實(shí)現(xiàn)載體：大規(guī)模可編程邏輯器件 (PLD_Programmable Logic Device)2、描述方式：硬件描述語(yǔ)言 （HDL_Hard escripation Lauguage) VHDL、Verlog HDL等。3、設(shè)計(jì)工具：開(kāi)發(fā)軟件、開(kāi)發(fā)系統(tǒng)4、硬件驗(yàn)證：實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)VHDL0211、大規(guī)模可編程邏輯器件FPGA_Field Programmable Gate ArrayCPLD_Complex Programmable Logic Device主流公司：Xilinx、Altera、La

10、tticeFPGA/CPLD的顯著特點(diǎn)： 開(kāi)發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、市場(chǎng)適應(yīng)能力強(qiáng)、硬件修改升級(jí)方便。VHDL022三類(lèi)器件的主要性能指標(biāo)比較指標(biāo) PLD ASIC 分離式器件速度 很好 很好 差集成度 很好 很好 差價(jià)格 很好 很好 差開(kāi)發(fā)時(shí)間 很好 差 較好樣品及仿真時(shí)間 很好 差 差制造時(shí)間 很好 差 較好使用的難易程度 很好 差 較好庫(kù)存風(fēng)險(xiǎn) 很好 差 較好開(kāi)發(fā)工具的支持 很好 很好 差A(yù)SIC：Application Specific Integrated CircuitsVHDL0232、硬件描述語(yǔ)言：HDL_Hardware Description Languige

11、：VHDL：IEEE標(biāo)準(zhǔn)，系統(tǒng)級(jí)抽象描述能力強(qiáng)。Verilog：IEEE標(biāo)準(zhǔn)，門(mén)級(jí)開(kāi)關(guān)電路描述能力較強(qiáng)。ABEL：系統(tǒng)級(jí)抽象描述能力差，適合于門(mén)級(jí)電路 描述 。VHDL0243、軟件開(kāi)發(fā)工具EDA開(kāi)發(fā)工具分為：集成化的開(kāi)發(fā)系統(tǒng)：特定功能的開(kāi)發(fā)軟件：綜合軟件 仿真軟件VHDL025集成化開(kāi)發(fā)系統(tǒng)Altera公司：Quartus、Maxplus系列Xilinx公司：ISE、Foundation、Aillance系列Lattice公司：ispDesignEXPERT系列VHDL026特定功能的開(kāi)發(fā)軟件綜合類(lèi)：有公司開(kāi)發(fā)的專(zhuān)用軟件仿真類(lèi)：VHDL0274、實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)略VHDL028EDA軟件系統(tǒng)的構(gòu)

12、成1、設(shè)計(jì)輸入子模塊 用圖形編輯器、文本編輯器做設(shè)計(jì)描述、完成語(yǔ)義正確性、語(yǔ)法規(guī)則的檢查。2、設(shè)計(jì)數(shù)據(jù)庫(kù)子模塊 系統(tǒng)的庫(kù)單元、用戶(hù)的設(shè)計(jì)描述、中間設(shè)計(jì)結(jié)果。3、分析驗(yàn)證子模塊 各個(gè)層次的模擬驗(yàn)證、設(shè)計(jì)規(guī)則的檢查、故障診斷。4、綜合仿真子模塊 實(shí)現(xiàn)從高層抽象描述向低層次描述的自動(dòng)轉(zhuǎn)換，及各個(gè)層次的仿真驗(yàn)證。5、布局布線(xiàn)子模塊 完成由邏輯設(shè)計(jì)到物理實(shí)現(xiàn)的映射。VHDL029FPGA與CPLD的辨別和分類(lèi)主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類(lèi)方法是： 將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱(chēng)CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S

13、系列和Lattice(原Vantis)的Mach系列等。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱(chēng)為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。 VHDL030 盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點(diǎn),但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點(diǎn): CPLD更適合完成各種算法和組合邏輯,FPGA更適合于完成時(shí)序邏輯。換句話(huà)說(shuō),FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。 CPLD的連續(xù)式布線(xiàn)結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而FPGA的分段式布線(xiàn)結(jié)構(gòu)決定了其延遲的不可預(yù)

14、測(cè)性。 在編程上FPGA比CPLD具有更大的靈活性。CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程,FPGA主要通過(guò)改變內(nèi)部連線(xiàn)的布線(xiàn)來(lái)編程;FPGA可在邏輯門(mén)下編程,而CPLD是在邏輯塊下編程。 FPGA的集成度比CPLD高,具有更復(fù)雜的布線(xiàn)結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 VHDL031 CPLD比FPGA使用起來(lái)更方便。CPLD的編程采用E2PROM或FLASH技術(shù),無(wú)需外部存儲(chǔ)器芯片,使用簡(jiǎn)單。而FPGA的編程信息需存放在外部存儲(chǔ)器上,使用方法復(fù)雜。 CPLD的速度比FPGA快,并且具有較大的時(shí)間可預(yù)測(cè)性。這是由于FPGA是門(mén)級(jí)編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級(jí)編程,并且其邏輯塊之間的互聯(lián)是集總式的。 在編程方式上,CP