中斷控制器設計(東大)

1、中斷控制器設計中斷控制器設計目錄 中斷控制器的原理 中斷控制器的硬件設計中斷的概述 中斷是CPU在執(zhí)行當前程序的過程中，當出現(xiàn)某些異常事件或某種內(nèi)外部請求時，使得CPU暫時停止正在執(zhí)行的程序(即中斷)，轉(zhuǎn)去執(zhí)行中斷服務的程序，當中斷服務的程序執(zhí)行完后，CPU再返回暫時停止正在執(zhí)行的程序處(即斷點)，繼續(xù)執(zhí)行原來的程序。 中斷源一般分為：外部中斷和內(nèi)部中斷。中斷源外部中斷 比內(nèi)部中斷復雜，不可控 通常和GPIO口復用 中斷源觸發(fā)方式 上升沿觸發(fā) 下降沿觸發(fā) 高電平觸發(fā) 低電平觸發(fā) 外部中斷信號特殊處理 去除毛刺、寄存、同步到總線時鐘 外部中斷需要清除中斷源內(nèi)部中斷RTC 秒中斷、分中斷、定時中斷

2、、Watchdog中斷UART 數(shù)據(jù)發(fā)送結(jié)束中斷，數(shù)據(jù)接收有效中斷TIMER 定時/計時中斷DMAC DMA錯誤和DMA傳輸完成LCDC 錯誤響應、幀結(jié)束、幀起始SPI FIFO空滿、發(fā)送FIFO下溢、接收FIFO上溢中斷控制器的作用1)優(yōu)先級排隊管理.根據(jù)任務的輕重緩急或設備的特殊要求 分配中斷源的中斷等級, 具有全嵌套、循環(huán)優(yōu)先級、特定 屏蔽多種方式的優(yōu)先級排隊管理.2)接受外部設備的中斷請求.經(jīng)過優(yōu)先權(quán)判決找到哪一個中 斷源的中斷請求級別最高,然后再向CPU提出中斷申請或 者拒絕外設的中斷請求,給以屏蔽.3)提供中斷類型號.為CPU實現(xiàn)程序的轉(zhuǎn)移給出中斷服務程、序入口地址指針.目錄 中斷

3、控制器的原理 中斷控制器的硬件設計INTC的結(jié)構(gòu)框圖INTC的模塊流程圖INTC的接口信號信號名信號名位寬位寬方向方向描述描述clk_inclk_in1 1inputinputAPBAPB時鐘時鐘rstn_inrstn_in1 1inputinput復位信號復位信號addr_inaddr_in8 8inputinput地址信號地址信號sel_insel_in1 1inputinput模塊選擇信號，高電平有效模塊選擇信號，高電平有效enable_inenable_in1 1inputinput使能信號，高電平使能使能信號，高電平使能wr_inwr_in1 1inputinput寫信號。低電平讀高

4、電平寫寫信號。低電平讀高電平寫w_data_inw_data_in3232inputinputAPBAPB總線總線3232位寫數(shù)據(jù)總線位寫數(shù)據(jù)總線r_data_outr_data_out3232outputoutputAPBAPB總線總線3232位讀數(shù)據(jù)總線位讀數(shù)據(jù)總線fiq_infiq_in4 4inputinput4 4個快速中斷（個快速中斷（FIQFIQ）輸入）輸入irq_inirq_in3232inputinput3232個普通中斷（個普通中斷（IRQIRQ）輸入）輸入fiq_outfiq_out1 1outputoutputFIQFIQ輸出，高電平有效輸出，高電平有效irq_outi

5、rq_out1 1outputoutputIRQIRQ輸出，高電平有效輸出，高電平有效Irq中斷產(chǎn)生INTC中的寄存器 IRSR：IRQ原始中斷狀態(tài)寄存器 當對應的中斷源無效時，該位為0 IFR：IRQ軟件強制中斷寄存器，32位 是否軟件強制該位對應的中斷源發(fā)出中斷信號 IER：中斷允許寄存器，32位 是否允許對應中斷源的IRQ中斷信號。 ISR：中斷狀態(tài)寄存器，32位 當對應中斷源或使能位（IER）無效時，該位才為0INTC中的寄存器（續(xù)） IMR：中斷屏蔽寄存器，32位 是否屏蔽對應的IRQ中斷信號 IMSR：屏蔽狀態(tài)寄存器，32位 對應的中斷源、使能位無效或屏蔽位有效時，該位才為0 IF

6、SR：最終中斷狀態(tài)寄存器，32位 只有優(yōu)先級大于IPLR寄存器所設置的中斷源才能在此寄存器相應位置位 IPLR：中斷優(yōu)先級寄存器，4位有效位 設置普通中斷的優(yōu)先級門限，只有優(yōu)先級大于此值的中斷才能通過優(yōu)先級過濾邏輯送到CPUFiq中斷產(chǎn)生INTC中的寄存器（續(xù)） FIRSR：FIQ原始中斷狀態(tài)寄存器 FIFR：FIQ軟件強制中斷寄存器 FIER：FIQ中斷允許寄存器 FISR：FIQ中斷狀態(tài)寄存器 FIMR：FIQ中斷屏蔽寄存器 FIFSR：FIQ中斷最終狀態(tài)寄存器接口電路接口電路Verilog代碼設計 輸入輸出接口信號 2 個定時器/計數(shù)器 T0、T1 溢出時產(chǎn)生的中斷，TF0 和 TF1

7、分別為 T0、T1 的溢出標志，存放在控制寄存器 TCON 的第 5 和第7 位中，可以看出定時器中斷控制主要涉及到 T0、T1 和 TCON 這三個寄存器。相關的重點實現(xiàn)代碼如下：定時器中斷控制定時器中斷控制主要就是根據(jù)定時器中斷涉及到的中斷優(yōu)先級別寄存器、中斷允許控制寄存器對應的位進行控制以滿足系統(tǒng)設計需要外部中斷控制外部中斷是指從外部輸入的兩個外部中斷 INT0、INT1，其中斷請求標志位IE0、IE1 以及觸發(fā)方式控制位 IT0、IT1 分別存放在 TCON 的低 4 位，因此外部中斷控制主要涉及到 TCON 低 4 位記憶 INT0、INT1 的設計。INT0 和 INT1 可直接定

8、義平時其請求標志位隨著外部輸入的變化而變化，當 TCON 執(zhí)行寫操作時，則通過計數(shù)器保持被寫入數(shù)值一定時間周期。相關的重點實現(xiàn)代碼如下： 串行口中斷控制串行口中斷控制由接收中斷 RI 和串行口 TI 控制，其中斷優(yōu)先級由中斷優(yōu)先級寄存器 IP 的第 4 位控制，中斷許可由中斷允許寄存器 IE 的第 4 位控制，RI 或 TI 數(shù)值為“1”時表示對應 IP、IE 位為許可時將實現(xiàn)串行口中斷控制，RI 或 TI 的數(shù)值為“0”則表示對應的串行口中斷不會被響應。該控制模塊部分代碼如下：軟件波形仿真軟件波形仿真 INTC是通過APB來獲得相關寄存器數(shù)據(jù)的，采用分時復用技術(shù)，通過對地址總線，數(shù)據(jù)總線，以及讀寫信號，使能信號等的不同組合，從總線上獲得響應的數(shù)據(jù)。在仿真時先設置相應寄存器的數(shù)據(jù)再通過設