18位、800kSPSAD轉(zhuǎn)換器AD7674及其接口設(shè)計(jì)(精)

1、18位、800kSPSA/D轉(zhuǎn)換器AD7674及其接設(shè)計(jì)1概述AD7674是18位.800kSPS,采樣保持電路可調(diào)負(fù)載的全差分輸入模擬數(shù)字轉(zhuǎn)換器，5V單電源供電。器件內(nèi)部包含18位的高速AD轉(zhuǎn)換器、轉(zhuǎn)換時(shí)鐘、基準(zhǔn)緩沖器及錯誤校準(zhǔn)電路，并具有工作模式可調(diào)串和并口。器件的主要特性如下： 18位分辨率，且沒有代碼丟失； 采用采樣保持電路，沒有通道延時(shí)問題；全差分輸入范圍：土Vref（可達(dá)5V）;大的數(shù)據(jù)吞吐量：800kSPS（Warp模式）；666kSPS（Normal模式）；570kSPS（Impulse模式）；積分非線性誤差I(lǐng)NL:最大為土2.5LSB;動態(tài)范圍：103dB（當(dāng)Vref=5V）

2、;由3V或5V供電的并（可工作于18位、16位或8位模式）和串口； 片內(nèi)基準(zhǔn)緩沖； 5V單電源供電；低功耗：98mW800kSPS；78mW500kSPS（Impulse模式）；160uW1kSPS（Impulse模式）； 48引腳LQFP或48引腳LFCSP封裝；與升級版的AD7676/AD7678/AD7679引腳兼容；由于AD7674具有出色的特性和強(qiáng)大的功能，廣泛的應(yīng)用于CT掃描儀、高速動態(tài)數(shù)據(jù)采集系統(tǒng)、地震檢波儀和檢漏器的傳感器、工-復(fù)位器（低功耗、多通道）、使用儀器、光譜分析儀和醫(yī)學(xué)儀器；同時(shí)由于此芯片具有低功耗的特性，非常適合應(yīng)用于電池供電系統(tǒng)中。器件的功能方框圖如圖1所示。RE

3、FBUFINOVDDBUSY控制邏輯與校準(zhǔn)電路MODEOMODE1?D17:0AGNDCAVDDn串口并口OGNDWARPIMPULSECNVST圖1AD7674功能方框圖與其它模數(shù)轉(zhuǎn)換器相比，AD7674所具有十分突出的優(yōu)點(diǎn)：1、高分辨率和大吞吐量AD7674是具有800kSPS、18位采樣保持AD轉(zhuǎn)換器（沒有延時(shí)）。2、高精度AD7674的最大積分非線性為2.5LSB，并且沒有編碼丟失。3、串口和并口通用并（可工作于18位、16位或8位的模式）和3線的串，且都與3V和5V邏輯兼容。2封裝與引腳說明AD7674具有兩種封裝形式：48腳LQFP和48腳LFCSP封裝，其封裝圖如圖2所示?？赯F

4、WZ<*0I蠱N蠱LL.11J47434544羽4241M箕36AGND*VPIN1AGNDA7DD2IDEhlTIFIERCNVSTMODEO3PDMODE14RESETDOi'OB/ic5csWARPEAD7674RDIMPULSE1TOPVIEWINottoScate)GNDDli'AO甘BUSYD2；A19胡DirD3W27DIBD4fDIVSCLKfl112£D15D5fDIVSCLK11225D14NC=NOU0NMECT方回亞I回回回回叵畫畫圖248引腳LQFP封裝圖表1AD7674引腳簡介管腳號助記符說明1,44AGND模擬電源地2,47AVDD

5、模擬電源輸入引腳3MODEO數(shù)據(jù)輸出模式選擇位，與M0DE1起選擇輸出數(shù)據(jù)的接模式4MODE1數(shù)據(jù)輸出模式選擇位，與MODEO起選擇輸出數(shù)據(jù)的接模式0018位接口0116位接口10 字節(jié)接口11 串行接口5D0/0B/2C當(dāng)MODE=O（即18位接模式時(shí)），此引腳是并行數(shù)據(jù)輸出總線的第0位，且數(shù)據(jù)碼是二進(jìn)制數(shù)原碼；在其余模式下，此引腳允許選擇為二進(jìn)制原碼或補(bǔ)碼。當(dāng)0B/2C為高電平時(shí)，數(shù)字輸出為二進(jìn)制原碼；當(dāng)為低電平時(shí)，最高位被取反，則二進(jìn)制的補(bǔ)碼從其內(nèi)部移位寄存器中輸出。6WARP轉(zhuǎn)換模式選擇。當(dāng)此引腳的輸入為高電平且IMPLUSE為低電平時(shí)，則WARP選擇最快模式，可達(dá)到最大的數(shù)據(jù)吞吐量，

6、并啟動最小的轉(zhuǎn)換率用于保證高的精度。當(dāng)此引腳為低電平時(shí)，高精度和最小轉(zhuǎn)換濾相獨(dú)立7IMPULSE轉(zhuǎn)換模式選擇位。當(dāng)此引腳的輸入為高電平且WARP為低電平時(shí)，impulse選擇省電模式，在此模式下，耗電量幾乎正比于采樣率。當(dāng)WARP和IMPULSE都為低電平時(shí)，則選擇正常模式。8D1/A0當(dāng)MODE=O（即18位接模式時(shí)），此引腳是并行輸出數(shù)據(jù)總線的第位。在其他模式中，此引腳控制著數(shù)據(jù)輸出的模式。9D2/A1當(dāng)MODE=0或1時(shí)，此引腳是并行輸出數(shù)據(jù)總線的第二位。在其他模式中，此引腳控制著數(shù)據(jù)輸出的模式。10D3在除M0DE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第三位。無論在哪個模式中，此

7、引腳都用作輸出。11,12D4/5或DIVSCLK0/1在除M0DE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第四位和第五位。13D6或EXT/INT在除M0DE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第六位。當(dāng)M0DE=3時(shí)，此引腳的輸入作為數(shù)字選擇輸入用于選擇內(nèi)部數(shù)據(jù)時(shí)鐘和外部數(shù)據(jù)時(shí)鐘。當(dāng)EXT/INT為低電平時(shí)，內(nèi)部時(shí)鐘選擇SCLK輸出；當(dāng)EXT/INT杯被置為邏輯高電平時(shí)，則數(shù)據(jù)輸出與外部時(shí)鐘信號（從SCLK引腳輸入）同步14D7/INVSCLK在除M0DE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第七位。當(dāng)M0DE=3時(shí)，此引腳的輸入被用來選擇SYNC信號的激活狀態(tài)。當(dāng)此引腳

8、為低電平時(shí)，SYNC的激活狀態(tài)為高電平；而為高電平時(shí)，SYNC的激活狀態(tài)為低電平。15D8/INVSCLK在除M0DE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第八位當(dāng)M0DE=3時(shí)，此引腳輸入的信號用于將SCLK信號反轉(zhuǎn)，無論在主機(jī)還是從機(jī)模式，此引腳都處于激活狀態(tài)16D9/RDC/SDIN在除M0DE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第九位當(dāng)M0DE=3時(shí)，此引腳的輸入根據(jù)EXT/INT的不同而用于外部數(shù)據(jù)選擇輸入或讀模式選擇輸入。當(dāng)EXT/INT為高電平時(shí)，RDC/SDIN被用于將單個SDOUT線上的兩個或多個ADC的結(jié)果輸入到鏈路中。在讀時(shí)序開始后經(jīng)過18個SCLK周期的延

9、時(shí)，SDIN上的數(shù)字?jǐn)?shù)據(jù)將通過SDOUT輸出；當(dāng)EXT/INT是低電平時(shí)，RDC/SDIN用來選擇讀模式。當(dāng)RDC/SDIN為高電平時(shí)，在轉(zhuǎn)換期間數(shù)據(jù)就可從SDOUT上輸出。當(dāng)RDC/SDIN為低電平時(shí)，只有當(dāng)轉(zhuǎn)換結(jié)束時(shí)數(shù)據(jù)才可以從SDOUT上輸出17OGND輸入輸出接的數(shù)字電源地18OVDD輸出接的數(shù)字電源19DVDD數(shù)字電源20DGND數(shù)字電源地21D1O/SDOUT在除MODE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第十位。當(dāng)MODE=3時(shí)，此引腳的輸入用于串行數(shù)據(jù)輸出，且與SCLK同步，轉(zhuǎn)換結(jié)果存于片內(nèi)寄存器中。AD7674由內(nèi)部寄存器中向外傳輸轉(zhuǎn)換結(jié)果，以高位在前的方式傳輸。數(shù)據(jù)

10、格式由OB/2C的邏輯電平?jīng)Q定。在串模式中，當(dāng)EXT/INT為低電平時(shí)，SDOUT在SCLK的上下沿都有效;而當(dāng)EXT/INT是高電平且INVSCLK是低電平時(shí),SDOUT在SCLK的上升沿被更新,而在下降沿被激活;如果INVSCLK是高電平,SDOUT在SCLK的上升沿被更新，而在下一個上升沿被激活。22Dll/SCLK在除MODE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第十一位。當(dāng)MODE=3時(shí)，此引腳的輸入是串行數(shù)據(jù)的時(shí)鐘輸入或輸出，這取決于EXT/INT引腳的邏輯電平。當(dāng)數(shù)據(jù)SDOUT被更新時(shí)下降沿由INVSCLK引腳的邏輯電平?jīng)Q定。23D12/SYNC在除MODE=3之外的模式中

11、，此引腳是并行輸出數(shù)據(jù)總線的第十二位。當(dāng)MODE=3時(shí)，此引腳的輸出用于數(shù)字輸出，且與內(nèi)部數(shù)據(jù)時(shí)鐘同步（EXT/INT為邏輯低電平）。當(dāng)讀時(shí)序被啟動并且INVSYNC是低電平時(shí)，SYNC被置為高電平，并且在SDOUT輸出有效時(shí)一直保持高電平；當(dāng)讀時(shí)序被啟動并且INVSYNC是高電平時(shí)，SYNC被置為低電平，并且在SDOUT輸出有效時(shí)一直保持低電平；24D13/RDERROR在除MODE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第十二位。當(dāng)MODE=3且EXT/INT為高電平時(shí)，此引腳的輸出作為讀錯誤標(biāo)志。在從機(jī)模式中，當(dāng)讀操作被啟動且還未完成時(shí)，如果此時(shí)轉(zhuǎn)換完成，則當(dāng)前數(shù)據(jù)將丟失，并且RDE

12、RROR被置為高電平。25-28D14-D17這四位引腳是并行輸出數(shù)據(jù)總線的第十四位到第十七位。在任何接模式中這些引腳是輸出引腳29BUSYBUSY位的輸出。當(dāng)此位變?yōu)楦唠娖綍r(shí)轉(zhuǎn)換開始，直到轉(zhuǎn)換結(jié)束一直保持高電平，且數(shù)據(jù)被送到內(nèi)部移位寄存器中。BUSY的上升沿可用來作為數(shù)據(jù)準(zhǔn)備好的時(shí)鐘信號。30DGND必須與數(shù)字地相連31RD讀數(shù)據(jù)位。當(dāng)CS和RD均為低電平時(shí)并或串總線被使能32CS片選端。當(dāng)CS和RD均為低電平時(shí)并或串總線被使能，CS也被用于外部時(shí)鐘的門信號33RESET復(fù)位輸入引腳。當(dāng)此引腳被置為邏輯高電平時(shí)，AD7674被復(fù)位。如果此引腳未被使用，則必須與DGND相連34PD掉電輸入引腳

13、。當(dāng)此引腳被置為邏輯高電平時(shí)，進(jìn)入掉電模式，且在當(dāng)前轉(zhuǎn)換完成后轉(zhuǎn)換將被禁止。35CNVST轉(zhuǎn)換開啟端。CNVST的上升沿將內(nèi)部的采樣保持電路置于保持狀態(tài)，并開啟轉(zhuǎn)換。在脈沖模式中，如果CNVST是低電平且轉(zhuǎn)換相位完成時(shí)，內(nèi)部的保持采樣電路將被置于保持狀態(tài)，轉(zhuǎn)換立即被開啟。36AGND模擬地37REF基準(zhǔn)點(diǎn)壓輸入和內(nèi)部基準(zhǔn)緩沖輸出端。當(dāng)內(nèi)部基準(zhǔn)緩沖未使用時(shí)，則REF引腳接外部基準(zhǔn)。38REFGND基準(zhǔn)輸入的模擬地39IN-模擬差分輸入的負(fù)端40-42，455NC未使用43IN+模擬差分輸入的正端46REFBUFIN點(diǎn)壓基準(zhǔn)緩沖的輸入端。內(nèi)部基準(zhǔn)緩沖有一個固定的門限值。當(dāng)電壓是2.5V時(shí)輸出為4.

14、096V48PDBUF基準(zhǔn)緩沖選擇端。當(dāng)此引腳為低電平時(shí)，緩沖被選擇；當(dāng)為高電平時(shí)，基準(zhǔn)被關(guān)閉。3內(nèi)部結(jié)構(gòu)及功能3.1內(nèi)部結(jié)構(gòu)AD7674是高速、低功耗、單電源供電、高精度的18位AD轉(zhuǎn)換器，它采用逐次逼近結(jié)構(gòu)。由于逐次逼近結(jié)構(gòu)的多路技術(shù)和低功耗，使此器件比一般I-AD轉(zhuǎn)換器的性能更優(yōu)越；而且芯片內(nèi)部還集成了跟蹤保持電路，逐次漸進(jìn)的結(jié)構(gòu)使其沒有任何通道延時(shí)，這些特征使此器件廣泛的應(yīng)用于多通道系統(tǒng)中。AD7674根據(jù)應(yīng)用的需要可以配置成不同的模式來達(dá)到最優(yōu)的效果，在WARP模式中，其速度可達(dá)800kSPS。AD7674由5V單電源供電，此器件采用48引腳的LQFP和48引腳的LFCSP封裝，這種

15、封裝可以節(jié)約空間，并且與AD7676、AD7678和AD7679的引腳相兼容。3.2 AD轉(zhuǎn)換的工作過程AD7674是基于可調(diào)負(fù)載的DA轉(zhuǎn)換器的逐次漸進(jìn)型AD轉(zhuǎn)換器。圖3所示為AD轉(zhuǎn)換器的簡易圖。容性DAC由兩個相同的電容陣列組成，這兩個電容陣列分別與比較器的兩個各輸入端相連。工INLSB'SW-REFGNDO0MSBA2G2J44C|l31r072C|4,5轉(zhuǎn)換控制252.14JIC131072CQC*iMSB。JCNVSTBUSYOUTPUTCODE控制邏輯圖3AD轉(zhuǎn)換簡單示意圖在數(shù)據(jù)采集階段，與比較器輸入端相連的陣列通過開關(guān)SW+和SW-與AGND相連。所有獨(dú)立的開關(guān)都與模擬輸入

16、端相連，這樣以來，此電容陣列被用作采樣電容，并從IN+和IN-的輸入端得到模擬信號。當(dāng)數(shù)據(jù)采集完成后，CNVST的輸入變?yōu)榈碗娖剑藭r(shí)轉(zhuǎn)換狀態(tài)被啟動。當(dāng)轉(zhuǎn)換開始后，首先SW+和SW-打開，然后兩個電容陣列與輸入斷開，并與REFGND的輸入相連OIN+和INT勺差分輸入使比較器變得不平衡了，將電容陣列在REFGND和REF之間轉(zhuǎn)換，使比較器的輸出以一定的值變化（Vref/2Vref/4、Vref/262144）。由控制邏輯來控制這些開關(guān)，并從高位開始，這樣比較器就達(dá)到了平衡狀態(tài)。在完成這個過程之后，控制邏輯將產(chǎn)生AD轉(zhuǎn)換代碼的輸出，并將BUSY線的輸出置為低電平。3.3 AD轉(zhuǎn)換的工作模式AD7

17、674具有三種工作模式：Warp模式、Normal模式和Impulse模式，不同的模式適用于不同的場合。在WARP模式中，AD轉(zhuǎn)換速度可達(dá)800kSPS。然而，在此模式中只有當(dāng)轉(zhuǎn)換間隔不超過1ms時(shí)，才能保證轉(zhuǎn)換精度。如果轉(zhuǎn)換間隔超過1ms，則前一次的轉(zhuǎn)換結(jié)果將被丟失。AD7674的此模式適用于采樣率高的場合。Normal模式是對于轉(zhuǎn)換間隔沒有任何要求的最快的轉(zhuǎn)換模式，可達(dá)666kSPS。此模式適用于異步系統(tǒng)中，如數(shù)據(jù)采集系統(tǒng)，此系統(tǒng)對速度和精度都有很高的要求。脈沖模式，是最省電的模式，此模式最大的數(shù)據(jù)吞吐量為570kSPS。例如，如果此器件的轉(zhuǎn)換速度為1kSPS時(shí)，耗電量僅有136uW。此模

18、式的低功耗特性使AD7674適用于電池供電系統(tǒng)中。4AD7674在高速采集系統(tǒng)中的應(yīng)用圖4為AD7674在高速采集系統(tǒng)中的電路，此電路包括電壓基準(zhǔn)輸入的設(shè)計(jì)、模擬電壓輸入部分的設(shè)計(jì)、模擬和數(shù)字電源供電的設(shè)計(jì)及接口電路的設(shè)計(jì)。下面將分別敘述采用這種電路的原理和依據(jù)。20n串口<)REFBUFINKUPDV時(shí)鐘SDOUTn-t-QIN模擬信號輸入端-AD8021=2.TnF|iI-數(shù)字電源°(3.3VOR5V>WOnFLlOhLFILIMODE1QrMODEOQ-lOBJ2C0-1DVDDDVDD模擬信號輸入端*AD8021=2JnF；NOTE4JAD7674BUSYQ-PD

19、BUFRESIE1TztKWnFADR421SCLKF>*CNVSTQ*模擬電源網(wǎng)Lf.1-C3AVDDAGNDDGNDDVDDOVDDQREFGND-o-GN1D羋伽FnC/uPfDSP2.5VREF100nF=NUTE11IMr*-*-i：5CJknll=100nFI圖4AD7674在高速采集系統(tǒng)中應(yīng)用電路圖4.1模擬信號輸入部分圖5為AD7674一個簡單的模擬輸入電路。圖中的二極管用來保護(hù)輸入引腳所帶來的靜電。必須注意輸入值一定不能超過所允許的最大輸入范圍，這些二極管可承受的最大前置電流為120mA。圖5AD7674簡單的模擬輸入電路在模擬信號采集階段，AD7674的功能類似一個單

20、極的RC濾波器，由R+、R-和Cs組成，R+和R-的值均為102。Cs的值為60pF，構(gòu)成AD轉(zhuǎn)換器的采樣電容。在26MHz頻率的-3dB處的單極濾波器可以消除來自輸入端的噪聲和不希望有的干擾。由于AD7674的輸入阻抗比較大，因此此芯片可以由無增益誤差且阻抗低的器件來驅(qū)動。這樣就允許用戶在放大器輸出端和ADC的模擬輸入端連接一個單極RC濾波器(如圖4所示)，用來提高AD7674模擬輸入端抗干擾能力。然而，阻抗的值也不能過大，因?yàn)樗绊懼M電流的性能，尤其是對總諧波失真(THD)有很大影響。最大阻抗值取決于THD所能承受的最大值，而THD又隨著阻抗源和最大輸入頻率的變化而變化。盡管AD767

21、4容易驅(qū)動，但是驅(qū)動放大器的選擇必須符合以下要求：1、在采用18位模式時(shí)，驅(qū)動放大器和AD7674的模擬輸入電路必須同時(shí)滿足電容陣列的全量程步進(jìn)值。而在放大器的數(shù)據(jù)手冊中0.1%或0.01%是通常可見的，這樣可以將18位模式時(shí)的補(bǔ)償時(shí)間和驅(qū)動器優(yōu)先選擇區(qū)分開。而放大器AD8021具有低噪聲和高增益帶寬的特性，符合補(bǔ)償時(shí)間的要求。2、驅(qū)動放大器所產(chǎn)生的噪聲必須保持盡可能的低，以提高AD7674的信噪比和降低轉(zhuǎn)換噪聲。驅(qū)動放大器產(chǎn)生的噪聲由AD7674模擬輸入的單極濾波器（由R+、R-和Cs組成）濾除。信噪比（SNR）隨放大器的變化公式為：25SNR20log（）LOSS-'625f（Ne

22、）2-3dBN其中，f3dB是AD7674輸入帶寬的-3dB倍或輸入濾波器的截止頻率，單位是MHz；N是放大器的噪聲因數(shù)；eN是放大器輸入電壓的等效噪聲，單位nV/Hz;例如，AD8021的等效輸入噪聲為2nV/Hz，而噪聲增益為+1，此時(shí)SNR降低了0.34dB（如圖4所示）。如果沒有AD8021，則SNR將降低1.8dBo3、驅(qū)動器的總諧波失真THD性能必須滿足器件AD7674的要求AD8021滿足上述的這些要求，而AD8021需要一個10pF的補(bǔ)償電容，此補(bǔ)償電容應(yīng)選用NPO陶瓷或云母電容。4.2 基準(zhǔn)電壓無論是否有內(nèi)部基準(zhǔn)緩沖，AD7674都可以采用外部電壓基準(zhǔn)。當(dāng)多個ADC共用一個基

23、準(zhǔn)電壓時(shí)，推薦使用內(nèi)部基準(zhǔn)緩沖。然而，使用外部基準(zhǔn)電壓具有以下優(yōu)點(diǎn)：1、采用外部基準(zhǔn)電壓（接近于5V）比典型的4.096V基準(zhǔn)（當(dāng)采用內(nèi)部基準(zhǔn)緩沖時(shí)）所得到的信噪比高、動態(tài)范圍寬（可達(dá)到1.7dB）。2、當(dāng)關(guān)閉內(nèi)部基準(zhǔn)緩沖時(shí)（PDBUF），可以節(jié)電。當(dāng)采用內(nèi)部基準(zhǔn)緩沖時(shí)，PDBUF應(yīng)該為低電平。當(dāng)從REFBUFIN輸入2.5V的基準(zhǔn)電壓時(shí)，可以REF腳得到4.096V的基準(zhǔn)電壓。無論是采用外部基準(zhǔn)還是內(nèi)部基準(zhǔn)，基準(zhǔn)輸入端REF都有一個動態(tài)阻抗范圍，因此就需要在REF和REFGND之間進(jìn)行退耦處理，即在REF和REFGND之間連接一個ESR47uF的鉭電容，以達(dá)到最小的寄生電感。4.3 電源供電

24、AD7674具有三個電源引腳：模擬電源5V（AVDD），數(shù)字電源（DVDD）和數(shù)字接口輸出電源（0VDD）。OVDD定義為邏輯輸出電源，工作在2.7V到DVDD+0.3V之間。為了減少供電源的數(shù)目，數(shù)字電源可以通過一個簡單的RC濾波器從模擬電源得到，如圖4所示。當(dāng)OVDD不高于DVDD0.3V時(shí)，AD7674的OVDD時(shí)相對獨(dú)立供電的。另外，OVDD對電壓的變化不敏感，它具有寬的頻率范圍，如圖6所示。7156圖6PSRR和頻率關(guān)系圖4.4 AD轉(zhuǎn)換控制圖7所示為AD轉(zhuǎn)換過程時(shí)序圖。CNVST信號控制AD7674轉(zhuǎn)換的開始，一旦轉(zhuǎn)換開始就不能被放棄或重新開始，直到轉(zhuǎn)換完成。而CNVST信號與CS

25、和RD互不干擾。圖7AD轉(zhuǎn)換時(shí)序1+74-):轉(zhuǎn)換一)-采集：4tr«5NSVT信號是數(shù)字信號，要求有良好的邊緣特性。而SNR是一個臨界值，CNVST信號要求有很小的抖動，可采用一個專門的振蕩器來產(chǎn)生CNVST信號，或者采用高頻率低抖動的時(shí)鐘來產(chǎn)生，如圖4所示。在Impulse模式中，可以自動開啟轉(zhuǎn)換。當(dāng)BUSY信號變?yōu)榈碗娖蕉鳦NVST信號保持低電平時(shí)，AD7674控制數(shù)據(jù)采集階段，并自動啟動一個新的轉(zhuǎn)換。當(dāng)CNVST直保持低電平時(shí)，AD7674將自動保持轉(zhuǎn)換過程。值得注意的是，當(dāng)BUSY信號變?yōu)榈碗娖綍r(shí)，模擬信號被輸入。同樣，當(dāng)上電時(shí)，CNVST被置為低電平以開啟轉(zhuǎn)換過程。在Im

26、pulse模式中,AD7674的轉(zhuǎn)換速度將比570kSPS高，而這個特征在Warp和Normal模式中所沒有的。4.5 數(shù)字接口設(shè)計(jì)AD7674具有一個通用的數(shù)字接，它可由串或并配置為主機(jī)模式。將0VDD輸入引腳和主機(jī)的數(shù)字接相連，AD7674的數(shù)字接就可以提供3V和5V的邏輯電源。在18位接模式以外的其他模式中，向0B/2C引腳輸入的可以是直接二進(jìn)制或二進(jìn)制的補(bǔ)碼。CS和莎信號控制著數(shù)字接，當(dāng)這兩個信號中有一個是高電平時(shí)，接都會處于高阻狀態(tài)。通常在多芯片系統(tǒng)中，CS用作片選信號，而在單芯片系統(tǒng)中CS般為低電平。RD信號用來控制轉(zhuǎn)換結(jié)果在數(shù)據(jù)總線傳輸。1、并口AD7674的并總線寬度可配置為1

27、8位、16位或8位。數(shù)據(jù)既可以在每次轉(zhuǎn)換完成后讀出，也可在下次轉(zhuǎn)換過程中讀出，讀數(shù)據(jù)時(shí)序分別如圖8、9所示。然而在轉(zhuǎn)換過程讀數(shù)據(jù)模式中，推薦在前半轉(zhuǎn)換周期讀數(shù)據(jù)，這樣可以避免數(shù)字接和模擬轉(zhuǎn)換電路之間潛在的數(shù)據(jù)沖突。DATABUS從機(jī)讀并行數(shù)據(jù)時(shí)序（在轉(zhuǎn)換結(jié)束后讀數(shù)據(jù)）圖8口ATAaus圖9從機(jī)讀并行數(shù)據(jù)時(shí)序（在轉(zhuǎn)換過程中讀數(shù)據(jù)）2、串口當(dāng)MODEO和MODE1都為1時(shí)，AD7674將被配置成串口，18位數(shù)據(jù)從SDOUT引腳以高位在前的形式輸出，且與SCLK引腳所提供時(shí)鐘的18個脈沖同步，輸出數(shù)據(jù)時(shí)鐘在上升沿和下降沿都有效3、主機(jī)串口當(dāng)EXT/INT引腳為低電平時(shí)，AD7674內(nèi)部產(chǎn)生并提供串?dāng)?shù)

28、據(jù)時(shí)鐘SCLK。當(dāng)串口數(shù)據(jù)有效時(shí)，AD7674還產(chǎn)生SYNC信號給主機(jī)。如果需要，串時(shí)鐘信號SCLK和SYNC信號可以置反oRDC/SDIN引腳的輸入決定著，是在轉(zhuǎn)化結(jié)束后讀數(shù)還是在轉(zhuǎn)換過程中讀數(shù)。圖10和11所示為這兩種模式的時(shí)序。通常，由于AD7674具有大的數(shù)據(jù)吞吐量，因此串采用在轉(zhuǎn)換過程中主機(jī)讀數(shù)據(jù)模式。A*tn啊tjtExTiiSY=n>ROQ50IHCHVSTBU5YSCLKS-DOUT圖10主機(jī)串讀數(shù)時(shí)序（轉(zhuǎn)換結(jié)束后讀數(shù)）BUSYSYNC5CLKSDOUT圖11主機(jī)串讀數(shù)時(shí)序（在轉(zhuǎn)換過程讀數(shù)）4、從機(jī)串當(dāng)EXT/INT引腳是高電平時(shí),AD7674的串時(shí)鐘采用由SCLK引腳輸

29、入的外部時(shí)鐘。在這個模式中，CS是外部時(shí)鐘的門信號，當(dāng)CS和莎信號都為低電平時(shí)，數(shù)據(jù)既可在次轉(zhuǎn)換結(jié)束后被讀取，也可以在轉(zhuǎn)換過程中讀取。外部時(shí)鐘既可以是連續(xù)的時(shí)鐘，也可以是非連續(xù)的時(shí)鐘。圖12和13所示為這兩種模式的時(shí)序圖。EXTiTNT«1INVSCLKX麗圖12從機(jī)串口讀書時(shí)序（轉(zhuǎn)換結(jié)束后讀數(shù)）*n嵐jiAi.BUSYSCLKSCKXJTEKT.1R7BiVSCLX圖13從機(jī)串口讀數(shù)時(shí)序（在轉(zhuǎn)換過程中讀數(shù)）當(dāng)AD7674處理位結(jié)果時(shí)，重要的是數(shù)字輸出輸入引腳不能發(fā)生電壓瞬變，這對第二個半轉(zhuǎn)換狀態(tài)尤其重要，因?yàn)锳D7674的錯誤糾正電路可以糾正第一個半轉(zhuǎn)換狀態(tài)中不正確的位結(jié)果。鑒于上

30、述原因，推薦使用外部時(shí)鐘，且是非連續(xù)時(shí)鐘，更重要的是在BUSY的后半個高電平不會發(fā)生轉(zhuǎn)換。5、轉(zhuǎn)換結(jié)束后外部非連續(xù)的讀數(shù)時(shí)鐘盡管在串口從機(jī)模式中不能達(dá)到最大的數(shù)據(jù)吞吐量，但是仍然推薦使用此模式。圖14所示為此模式的時(shí)序圖。當(dāng)一次轉(zhuǎn)換完成后，BUSY信號將變?yōu)榈碗娖?，?dāng)CS和RD都是低電平時(shí)，轉(zhuǎn)換結(jié)果可以被讀取。數(shù)據(jù)以高位在前的形式經(jīng)過18個脈沖時(shí)鐘傳輸完畢，在時(shí)鐘的上升沿和下降沿都有效。RD18015DO釘A八BUSYEXTflHTINVSCLK=DSCILKSDOUTSDIN017DIG圖14從機(jī)讀串口數(shù)據(jù)時(shí)序圖（轉(zhuǎn)換結(jié)束后讀?。┰诖四Ｊ降谋姸鄡?yōu)點(diǎn)中轉(zhuǎn)換性能并沒有降低，因?yàn)樵谵D(zhuǎn)換過程中數(shù)字接

31、口沒有出現(xiàn)電壓瞬變現(xiàn)象。另外，數(shù)據(jù)讀取速度可達(dá)到40MHz，這樣即滿足了低速主機(jī)數(shù)字接口，又實(shí)現(xiàn)了高速的串口讀數(shù)。最后，只有在這個模式中才具有鏈路特性，即利用RDC/SDIN輸入引腳將多層轉(zhuǎn)換通道連接起來。這一特性能很好的減少器件和連線的數(shù)量。6、在轉(zhuǎn)換過程中采用外部時(shí)鐘讀取數(shù)據(jù)圖15所示為此模式的時(shí)序圖。在一個轉(zhuǎn)換過程中，當(dāng)CS和RD都為低電平時(shí)，可以讀取前一次的轉(zhuǎn)換結(jié)果。數(shù)據(jù)以高位在前的方式經(jīng)過18個時(shí)鐘脈沖傳輸完畢，期間時(shí)鐘的上下沿都有效，在當(dāng)前轉(zhuǎn)換完成之前數(shù)據(jù)必須傳輸完畢;否則，RDERROR將被置為高電平,且會中斷讀取上一次轉(zhuǎn)換結(jié)果的操作。在此模式中沒有鏈路特性，因此RDC/SDIN

32、的輸入應(yīng)經(jīng)常保持低電平或高電平。圖15從機(jī)讀串口數(shù)據(jù)時(shí)序（在轉(zhuǎn)換過程讀前一次的轉(zhuǎn)換結(jié)果）為了減少轉(zhuǎn)換性能的下降，強(qiáng)烈推薦使用一個快速非連續(xù)的時(shí)鐘，以保證在前半個轉(zhuǎn)換狀態(tài)將數(shù)據(jù)讀取完畢。同時(shí)使在轉(zhuǎn)換結(jié)束后讀數(shù)據(jù)成為可能，甚至還可以在新的轉(zhuǎn)換開始后連續(xù)讀完最后一位數(shù)據(jù)。7、SPI接口（ADSP-219x）AD7674通過支持微處理器可應(yīng)用于傳統(tǒng)的直流電測量系統(tǒng)中和模擬信號處理過程中的數(shù)字信號處理接中。AD7674的接可配置成為8位或16位的寬度，或者作為微處理器的I/O或通用串。多種外部緩沖可用于防止來自ADC的數(shù)字噪聲，下面將介紹AD7674與DSP（ADSP219x）的SPI接配合使用的方法。圖16所示為AD7674與ADSP219x的SPI接連接圖。為與低速的DSP相兼容，AD7674作為從機(jī)，規(guī)定轉(zhuǎn)換結(jié)果只能在轉(zhuǎn)換結(jié)束之后，而且此模式具有鏈路特性。內(nèi)部時(shí)鐘中斷時(shí)啟動轉(zhuǎn)換，18位的輸出數(shù)據(jù)以3字節(jié)的形式從SPI讀出。當(dāng)DSP發(fā)生中斷且最后轉(zhuǎn)換信號完成后才可以開始讀數(shù)據(jù)oADSP-219x被設(shè)置成主機(jī)模式，即主機(jī)模式位MSTR=1、時(shí)鐘極性位CPOL=0、時(shí)鐘相位位CPHA=1和SPI中斷使能位TIMOD=00，通過向SPI的特殊功能寄存器SPICLTx中寫入數(shù)據(jù)來設(shè)置。值得注意的是，