第六章 采用中、大規(guī)模集成電路的邏輯設計

1、采用SSI進行邏輯設計時，邏輯設計和元件選擇是相互獨立的，設計追求的目標是最小化，即盡量減少門和觸發(fā)器的數(shù)量。采用MSI或LSI進行邏輯設計時，最小化也不再是追求的目標，因為一個器件內(nèi)門和觸發(fā)器的數(shù)量是確定的。這種設計方法的關鍵是以MSI和LSI器件的功能為基礎，從設計要求的邏輯功能描述出發(fā)，合理地選用器件，充分利用器件本身所具有的功能，減少SSI器件和連線的數(shù)量。全加器：能對兩個1位二進制數(shù)進行相加，并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路，稱為全加器。二進制并行加法器除能實現(xiàn)二進制加法運算外，還可實現(xiàn)代碼轉(zhuǎn)換、二進制減法運算，二進制乘法運算，十進制加法運算等

2、功能。iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBAGBAPCPCBACBACBACBACBASGCPCBACBACBACBAC11111111111 Ci-1SiAiBi&Ci=1&1=1PiGi11iiiiiiiCACBBACiiiiiiBAGBAPiiiiGCPC1 - 提高工作速度的途徑：設法減小進位信號的傳遞時間進位傳遞公式進位傳遞公式32312301231012332332120121012212210110110110100GGPGPPGPPPCPPPPGCPCGGPGPPCPPPGCPCGGPCPPGCPCGCPCBAGBAPBAGBAPi

3、iiiiiiiiiiiP0G0C0S3S2S1S0A0 B0A1 B1A2 B2A3 B3全加器全加器全加器全加器C-1超前進位形成邏輯P1G1C1P2G2C2P3G3C-1C3&11&1&1&C3C-1C0C1C2A3B3=111&1&=1=1=1A1B1&1&A2B2&1&A0B0&1&S3S2S2S0例：例： 用四位二進制并行加法器設計一個將8421BCD碼轉(zhuǎn)換成余3碼的代轉(zhuǎn)換電路。余3碼比8421碼多3A4A3A2A1B4B3B2B1F4 F3 F2 F1余3碼FC4C08421BCD碼0011“ 0”解：解：例例6.1： 用四位二進制并行加法器設計一個 四位二進制并行加法/減法器。解

4、：解： 利用補碼，將減法變?yōu)榧臃‵4 F3 F2 F1FC4C0A4 A3 A2 A1B4 B3 B2 B1S4 S3 S2 S11111被加數(shù)(被減數(shù))加數(shù)(減數(shù))a4 a3 a2 a1b4 b3 b2 b1功能選擇M和(差)例例6.2： 用四位二進制并行加法器設計一個用余3碼表示的一位十進制數(shù)加法器。解：解： 余3碼相加時無進位，結(jié)果要減3；有進位，結(jié)果要加3。減3(0011)可以變?yōu)榧?3(1101)。A4A3A2A1B4B3B2B1F4 F3 F2 F1和數(shù)余3碼FC4C0“ 1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加數(shù)余3碼加數(shù)余3碼1進位輸入III例例

5、6.3：用四位二進制并行加法器設計一位8421BCD碼十進制數(shù)加法器。解：解： 8421BCD碼相加時有進位或出現(xiàn)冗余碼時，結(jié)果要加6調(diào)整。A4A3A2A1B4B3B2B1F4 F3 F2 F1和數(shù)8421BCD碼FC4C0“1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加數(shù)8421BCD碼加數(shù)8421BCD碼進位輸入III&BABABABABABA)()()(函數(shù)表達式函數(shù)表達式BABABABABABABABABABABA)()()()()()( 函數(shù)表達式函數(shù)表達式BABAAABABA)()( 一位比較器一位比較器(A=B)AB&(AB)(AB)&1BABABABB

6、BA)()(BABABABABABA)()()( iiiiiiiiiiBABABBAABA)()()(3 , 2 , 1 , 0)(3 , 2 , 1 , 0)(iBABAiBABAiiiiiiii)()()()()()()()()()()()()()()()(001122331122332233330011223300112233BABABABABABABABABABABABABABABABABABABABABAIIO)()()()()()()()()()()()()()()()(001122331122332233330011223300112233BABABABABABABABABABA

7、BABABABABABABABABABABAIIO IOBABABABABABA)()()()()(00112233B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(AB)o B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(AB)o0 1 0A0 A1 A2 A3B0 B1 B2 B3(AB)I(A=B)I(AB)oB0 B1 B2 B3B4 B5 B6 B7A4 A5 A6 A7A0 A1 A2 A3(AB)I(A=B)I(AB)oB0 B1 B2 B3B20B21B22B23A0 A1 A2 A3A20A21A22A23IIIVI輸出輸入 010A0

8、A1 A2 A3B0 B1 B2 B3A40B4(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3輸出輸入VII(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3II(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3III(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3IV(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3V(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3B5 B6 B7 B8A5 A6 A7 A8A90B9B10B11

9、B12B13A10A11A12A13A140 B14B15B16B17B18A15A16A17A18A190 B19B20B21B22B23A20A21A22A23譯碼器的功能是對具有特定含義的輸入代碼進行“ 翻譯”或“ 辨認”，將其轉(zhuǎn)換成相應的輸出信號。將n個輸入變量變換成2n個輸出函數(shù)，且每個輸出函數(shù)對應于n個輸入變量的一個最小項。注：本表中的“ ”代表0或1輸入S1 S2S3 A2 A1 A0輸出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y711111111000000000100001111 00110011 01010101 0111111111 1011111111 1101111

10、111 1110111111 1111011111 1111101111 1111110111 1111111011 0123012201210120AAAYAAAYAAAYAAAY0127012601250124AAAYAAAYAAAYAAAYG0G7G6G5G4G3G2G1GSSA0A1A2S13Y0Y2Y1Y7Y4Y6Y5Y2S3SA0A1A2S3S2S1Y7Y6Y5Y4Y3Y2Y1Y0VCC1891674LS13810Y12Y11Y13Y15Y14Y16Y17Y20Y22Y21Y23Y25Y24Y26Y27Y74LS138(1)A0A1A2S13S2S0123456774LS138(2

11、)A0A1A2S13S2S01234567D0D1D2D31將4位BCD碼的10組代碼翻譯成10個十進制數(shù)碼。輸入A3 A2 A1 A000000000110000111100001100110 0 0001010101 0111111111 1011111111 1101111111 111011111 1 111101111 1 111110111 1 1111110111 1111111011 111111110 1 1111111110 111111001111110011010101111111111111111111111111111111111111111111111111111

12、111111111輸出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y901239012380123701236012350123401233012320123101230AAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAY9Y5Y6Y7Y8Y3Y0Y2Y1YA3A2A04YA1例例6.5： 用一片74LS138三輸入八輸出譯碼器和適當?shù)呐c非門實現(xiàn)全減器的功能。輸入AiBiGi-1輸 出 DiGi0000010100111001011101110011110110000011742174211=+=)C,B,A(Dmmmmmmmmiiii

13、732173211=+=)C,B,A(GmmmmmmmmiiiiA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7AiBiGi-1S1 S2 S3&DiGi“1”例例6.6： 用譯碼器和與門實現(xiàn)邏輯函數(shù)F(A, B, C, D)=m(2, 4, 6, 8, 10, 12, 14)解：解：F(A, B, C, D)=1412108642mmmmmmmDABCDCABDCBADCBADBCADCBADCBA=Y0Y1Y2Y3Y4Y5Y6Y7A2 A1 A0S3 S2 S1&Y0Y1Y2Y3Y4Y5Y6Y7A2 A1 A0S3 S2 S1BCDA1F完成對多路數(shù)據(jù)的選擇，在公共傳輸線上實現(xiàn)多路數(shù)據(jù)的分時傳

14、送。SAADAADAADAADQ1)(1)(1)(1)(1 1013012011010SAADAADAADAADQ2)(2)(2)(2)(220130120110101Q2Q1&1&1111111S1D01D11D21D3A1A02S2D02D12D22D31Q1D01D11D21D32Q2D02D12D22D31QA0A11D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32

15、SA0A1A2A30a1a2a3a4a5a6a7a8a9a10a11a 12a13a14a15a0b1b2b3b4b5b6b7b8b9b10b11b12b13b14b15b例例1： 用多路選擇器實現(xiàn)以下邏輯函數(shù)功能。F(A, B, C)=m(2, 3, 5, 6)解：解：方案方案I：采用八路數(shù)據(jù)選擇器F(A, B, C)=A B C +A B C +A B C +A B C WA2A1A0 D0+ A2A1A0 D1 + A2A1A0 D2 + A2A1A0 D3 + A2A1A0 D4+ A2A1A0 D5 + A2A1A0 D6+ A2A1A0 D7比較上述兩個表達式可知：要使WF，只需令

16、A2A，A1B，A0C，且D0D1D4 D70 而D2D3D5D61即可。所以，根據(jù)分析可作出用八路選擇器實現(xiàn)給定函數(shù)的邏輯電路圖。D0D1D2D3D4D5D6D7A2A1A0ABCWF8選1MUX001 1 0 1 1 0方案方案II：采用四路數(shù)據(jù)選擇器四路選擇器具有兩個選擇控制變量，當用來實現(xiàn)三變量函數(shù)功能時，應該首先從函數(shù)的三個變量中任選兩個作為選擇控制變量，然后再確定選擇器的數(shù)據(jù)輸入。假定選A、B與選擇控制A1、A0相連，則可將函數(shù)F的表達式表示成如下形式：F(A, B, C)=A B C +A B C +A B C +A B C=A B 0 +A B (C + C) +A B C +

17、A B C=A B 0 +A B 1 +A B C +A B C顯然，要使四路選擇器的輸出W與函數(shù)F相等，只需D00, D11, D2 C, D3C 。由此，可作出用四路選擇器實現(xiàn)給定函數(shù)功能的邏輯電路圖如圖所示。A1A0ABWF4選1MUXD0D1D2D301CC本例的兩種方案表明：用具有n個選擇控制變量的選擇器實現(xiàn)n個變量的函數(shù)或n+1個變量的函數(shù)時，不需要任何輔助電路，可由選擇器直接實現(xiàn)。當函數(shù)的變量比選擇器的選擇控制變量數(shù)多于兩個以上時，一般需要適當?shù)倪壿嬮T輔助實現(xiàn)。同時，在確定各數(shù)據(jù)輸入時，通常借助卡諾圖。例例2: 下面是一個具有五個輸入變量的邏輯函數(shù)的真值表，用三個雙四選一多路選擇

18、器實現(xiàn)。1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S000001111EEEEEEEDC BALE00 1 0 1EEE. F1(A,B,C,D)=m(0,1,5,7,10,13,15) F2(A,B,C,D)=m(8,10,12,13,15)作F1 F2的卡諾圖(以A= A1 B= A0)邏輯函數(shù).例3 : 試用一片雙四路數(shù)據(jù)選擇器實現(xiàn)下列. .比較雙4路數(shù)據(jù)選擇器的功能表和輸出表達式: A1 A0 1W 2W 0 0 1D0 2D0 0 1 1D1 2D1 1 0 1D2 2D2 1 1 1

19、D3 2D3 可得: . 計數(shù)器可分為同步計數(shù)器和異步計數(shù)器。如果按進位制分類，則可分為二進制計數(shù)器、十進制計數(shù)器等；按功能來分類，又可分為加法計數(shù)器、減法計數(shù)器和加/減可逆計數(shù)器等。 典型的中規(guī)模集成電路計數(shù)器（如74LS193）是四位二進制可逆計數(shù)器。例 : 74LS193四位二進制同步可異計數(shù)器.Cr : 清0LD : 預置數(shù)控制QCC :進位輸出QCB :借位輸出D、C、B、A :預置數(shù)輸入C PU : 加 計 數(shù) 脈 沖 輸 入CPD : 減計數(shù)脈沖輸入 Cr LD D C B A CPU CPD QD QC QB QA 1 d d d d d d d 0 0 0 0 0 0 D C B A d d D C B A 0 1 d d d d 1 加計數(shù) 0 1 d d d d 1 減計數(shù) QATRS1TRS1TRS1TRSQBQCQD&1&1&1&1111 1CPUCPDCrLDABCD&11QCBQCC例6.9 : 用74LS193利用反饋歸零法構(gòu)成十進制加法計數(shù)器11 0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0101例6.10: 用74LS193利用預置數(shù)法構(gòu)成模12減法計數(shù)器11